Kako napisati PSL v datoteki HDL v Modelsim okolju

[Oxford]

PSL datoteke lahko simulira v Modelsim (6,0), ampak kako
napisati PSL trditve v datoteki HDL.

Prebral sem navodila in to mi kaže takole:
/ / PSL začeti
/ / Uveljavljajo **
/ / End
------------
ampak ko sem "vlog", a je sporočilo o napaki.

Kdo lahko dokaže, jaz na primer kode?

 

[jennifer ali Bakr]

Vem, da odgovor je več kot dve leti prepozno, ampak mislim, da bi pomagala drugim

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Nasmeh" border="0" />za izdelavo trditve v VHDL:

- PSL nepremičnine P1 je ..........;

- PSL uveljavljajo P1;

v Verilog:

/ / PSL lastnine P1 = ..........;

/ / PSL trdijo, P1;u more imeti lastnosti, vgrajeni v datoteki HDL ali v eni ločeni
če so vgrajene, ni nič ekstra pisati, medtem ko simulacijo