kako Nagnati te ure?

[Guest]

Zdravo vsem, v primeru modela obstajajo 3 ure, ki so CLK, clk1 in clk2.CLK je osnova CLK in pričakuje se, da okoli 40Mhz, clk1 in clk2 so razdeljeni clks jih CLK.clk1 je razdeljena v 2 in clk2 je razdeljen 4.Kako lahko ovirala teh clks v synplify.mora i Nagnati v eno skupino?, če naredim tako, synplify bo ovirala moje clk1 in clk2 s 40Mhz, to ne želim, da bi naredil.če i Prisiliti jih v različne skupine, synplify se jih obravnava kot clks nepovezane, vendar pa se delijo z isto osnovo CLK.kako constrian njih? i in naj bi jih s ovira multi_cycle ovira?

Vem pa, kako to storiti zdaj! lahko pomagaš??THX

 

[samuel_john]

živjo

ta čas in morda našli odgovor .... potem pa preveč rad bi delež nekaj ....
če Ur uporabo DLL za izhajajo clk1 in clk2 potem jih samo omejujejo ura vnosov DLL u bodo mogli ovirati druge ure tudi ...

rezultat u lahko najdete v časovni analizator poroča ... u lahko prav tako ovira ločeno vsako uro v Xilinx ISE orodje ...... v xilinx u lahko ovira izpeljanih ura wrt na osnovno uro v smislu pogostosti in fazo ..

qu (at) rtus orodje tudi aupport da ... mislim synopis bi morala prav tako podpirati i niso delali z njo ...

upanje je wouild bilo koristno<img src="http://www.edaboard.com/images/smiles/icon_confused.gif" alt="Zbunjeni" border="0" />

 

[dll_embed]

Zdravo, John:

Strjena lava vi delite z nami kako ste explictly ločeno omejitev izpeljane ure v ISE?Ive 'preizkušen "NET derived_clk obdobje =".V ise ne prepozna ta način.In zahteva, da CLK treba na izhodišče.Ali uporabljate druge izjave?

Vem, da bo samodejno omejitev izpeljanih ura, ko sem pritisk na osnovno uro.Ampak hočem povedati izrecno ISE k bolj potruditi na pridobljene ura, ki je podvojil ure.

s spoštovanjem

 

[samuel_john]

hi dll_embedded.

NET "clk_1" TNM_NET = "clk_1";
TIMESPEC "TS_clk_1" = OBDOBJE "clk_1" 20 MHz VISOKE 50%;
NET "clk_2_s" TNM_NET = "clk_2_s";
TIMESPEC "TS_clk_2_s" = OBDOBJE "clk_2_s" TS_clk_1 "/ 2 FAZI 0 ns;

tukaj je clk_1 je osnovna ura in clk_2_s je pridobljen ura ... clk_2 je polovica pogostosti clk_1.here clk_2_s ni v pristanišču, njegove notranje ure.

NET "clkin" TNM_NET = "clkin";
TIMESPEC "TS_clkin" = OBDOBJE "clkin" 20 MHz VISOKE 50%;
NET "wire_clk90" TNM_NET = "wire_clk90";
TIMESPEC "TS_wire_clk90" = OBDOBJE "wire_clk90" TS_clkin "* 2 FAZI 12,5 ns;

tukaj wire_clk90 izhaja iz ure clkin ..
wire_clk90 je 90 stopnjo fazo premaknilo z dvakrat clkin;

če u uporabi dll za množenje izpeljane CLK mreže doesnot pojavljajo v GUI svetovne ure okno .. u lahko najdete na neto ime in asisign to omejitev .. vendar to ni potrebno, ker je ista omejitev orodje se uporablja za dll outputs u lahko preveri od kraja in načina poročilo prikazuje vse ure omejitev ..

te omejitve se lahko uporabljajo samo za preverjanje dejansko instantiationg a DLL .. in na koncu, ko je del globe in lahko dodate dll .... sicer ne najdem nobenega uporabo z uporabo te constarint za dll outputs ..

upanju, da pomaga .... popravi me, če sem narobe ...

 

[homeadd]

Zakaj ne uporabljate clk1 in clk2 kot enalbe kontrolorja signal in da je sistem CLK kot ura?
Tako je vse čipa lahko uporabljate samo eno uro: CLK.

 

[samuel_john]

homeadd wrote:

Zakaj ne uporabljate clk1 in clk2 kot enalbe kontrolorja signal in da je sistem CLK kot ura?

Tako je vse čipa lahko uporabljate samo eno uro: CLK.

 

[Al Farouk]

Oprostite, imam vprašanje,
Zakaj morate constraine je drived ure.Ker je drived iz signala CLK potem, če ti omejujejo CLK signala in uporabi DLL za vožnjo drugih CLK1 in CLK2 (kar je dobra praksa za uporabo modela DLL) za CLK1 in CLK2 bo ovirano, kot nadaljevanje k CLK.

 

[samuel_john]

Al Farouk wrote:

Oprostite, imam vprašanje,

Zakaj morate constraine je drived ure.
Ker je drived iz signala CLK potem, če ti omejujejo CLK signala in uporabi DLL za vožnjo drugih CLK1 in CLK2 (kar je dobra praksa za uporabo modela DLL) za CLK1 in CLK2 bo ovirano, kot nadaljevanje k CLK.

 

[dll_embed]

Dragi John:

Oprosti za pozen odgovor.Naslednjim svojo pot, ki sem jih poskušal ovirati pridobljenih uro.Res ne pritožujejo nad izjavami.Toda, ko sem
uporabo "analizira po mestu
in pot statični časovni orodje, na podlagi omejene postavka i določenih navaja, da 0 postavka analyzed.Spodaj je to, kar sem storil v ucf datoteko.

# nco_clk je CLK pridobljeni iz baze.To je 2-krat na izvirniku.

NET "nco_clk" TNM_NET = "nco_clk";
TIMESPEC "TS_nco_clk" = OBDOBJE "nco_clk" 10,5 ns;

Karkoli
sem pisno narobe?

s spoštovanjem

 

[samuel_john]

dll_embed wrote:.
Spodaj je to, kar sem storil v ucf datoteko.

# nco_clk je CLK pridobljeni iz baze.
To je 2-krat na izvirniku.

NET "nco_clk" TNM_NET = "nco_clk";

TIMESPEC "TS_nco_clk" = OBDOBJE "nco_clk" 10,5 ns;