kako izboljšati naslednje čas?

S

Sve

Guest
je čas poročilo synopsys primetime.
************************************************** ***********
Startpoint: xt_aclk (ura vir "xt_aclk ')
Endpoint: ad_a_ad (izhodna vrata, ki jih ustvarila xt_aclk)
Pot Group: xt_aclk
Pot Type: max

Point Incr Pot
-------------------------------------------------- -------------
clock xt_aclk (padec rob) 7,50 7,50
xt_aclk (v) 0,00 7,50 f
admx / xt_aclk (ad_mux) 0,00 7,50 f
admx/U1/z (mx21d3) 0,41 7,91 r
admx / ad_a_ad (ad_mux) 0,00 7,91 r
ad_a_ad (out) 0,00 7,91 r
Podatki čas prihoda 7,91

clock xt_aclk (dvig roba) 15,00 15,00
clock omrežje zamudo (idealno) 0,00 15,00
output zunanje zamudo -11,00 4,00
podatki, potrebni čas 4,00
-------------------------------------------------- -------------
podatki, potrebni čas 4,00
Podatki čas prihoda -7,91
-------------------------------------------------- -------------
parafinskega (kršene) -3,91
************************************************** ***********

Startpoint raste z xt_clk, pa Endpoint se zmanjšuje prednost z xt_aclk.

kako ga izboljšati?

ne ni nobenega učinka?

 
clock xt_aclk (povečanje rob) 15,00
output zunanji zamudo: -11,00
podatki, potrebni čas: 4,00
--------------------------------------------------
Startpoint: xt_aclk clock (padec rob): 7,50
--------------------------------------------------
Ni načina, da optimizirate tej poti izpolniti čas!

Ker je celo pot brez odlašanja, podatkov ni mogoče priti na 4,0 ns.
--------------------------------------------------

Preverite naslednje stvari:
1), pravo pot?(padec -> povečanje, mogoče?)
2) proizvodnja zunanjih zamude vrednost (resnično potrebuje 11 ns)
3) en cikel pot?
-------------------------------------------------- --

Če so vsi zgoraj res, potem pa morate, da ta del cevovoda.
==> Insert naraščajoče roba Flip-Flop pred končno točko.
Takrat bo čas postane pot:
pot # 1, ki spadajo -> naraščajoče
7,5 ns -> podatki, potrebni čas = (15ns - knjižnica setup time)
Have ~ 1 / 2 cikla (7.5ns) uporabo.
path # 2 narašča -> naraščajoče
0ns -> podatki, potrebni čas = (15ns - 11ns) = 4 ns
Have ~ 4ns za uporabo.
-------------------------------------------------- --
Vpliv:
1 več cikel časom.

 
joe2moon wrote:

clock xt_aclk (povečanje rob) 15,00

output zunanji zamudo: -11,00

podatki, potrebni čas: 4,00

--------------------------------------------------

Startpoint: xt_aclk clock (padec rob): 7,50

--------------------------------------------------

Ni načina, da optimizirate tej poti izpolniti čas!Ker je celo pot brez odlašanja, podatkov ni mogoče priti na 4,0 ns.

--------------------------------------------------Preverite naslednje stvari:

1), pravo pot?
(padec -> povečanje, mogoče?)

2) proizvodnja zunanjih zamude vrednost (resnično potrebuje 11 ns)

3) en cikel pot?

-------------------------------------------------- --Če so vsi zgoraj res, potem pa morate, da ta del cevovoda.

==> Insert naraščajoče roba Flip-Flop pred končno točko.

Takrat bo čas postane pot:

pot # 1, ki spadajo -> naraščajoče

7,5 ns -> podatki, potrebni čas = (15ns - knjižnica setup time)

Have ~ 1 / 2 cikla (7.5ns) uporabo.

path # 2 narašča -> naraščajoče

0ns -> podatki, potrebni čas = (15ns - 11ns) = 4 ns

Have ~ 4ns za uporabo.

-------------------------------------------------- --

Vpliv:

1 več cikel časom.
 
Lahko poveste čas je izpolnjena, ali krši le iz poročila:
parafinskega (kršene) -3,91
==> Čas je "krši"!
-------------------------------------------------- ---------------------
Če je izpolnjen čas, potem boste videli, kot so poročila
parafinskega (MET) Positive_Slack_Value
-------------------------------------------------- ---------------------

False pot ali pot res?
Samo, da boste razumeli.(iz spec / RTL code)
-------------------------------------------------- ---------------------
Sintaksa:
set_false_path [-od start_point] [-v end_point]
Za več podrobnosti, samo tip
> Man set_false_path

 
joe2moon wrote:

Lahko poveste čas je izpolnjena, ali krši le iz poročila:

parafinskega (kršene) -3,91

==> Čas je "krši"!

-------------------------------------------------- ---------------------

Če je izpolnjen čas, potem boste videli, kot so poročila

parafinskega (MET) Positive_Slack_Value

-------------------------------------------------- ---------------------False pot ali pot res?

Samo, da boste razumeli.
(iz spec / RTL code)

-------------------------------------------------- ---------------------

Sintaksa:

set_false_path [-od start_point] [-v end_point]

Za več podrobnosti, samo tip

> Man set_false_path
 
Začetno točko je ura sam (xt_aclk), zato je del STS in v logiki sintezi to je treba dati kot lažno pot.

 
efundas wrote:

Začetno točko je ura sam (xt_aclk), zato je del STS in v logiki sintezi to je treba dati kot lažno pot.
 
it's path.pls cikel pol se sklicujem na vaše izhod spec, zdelo nesmiselno!

 
Strinjam se z "efundas" v zvezi s prvo pot.
Za drugo pot, proizvodnja zunanjih zamudo izgleda previsoka.

 
Hi Svež
ur s poudarkom na ohlapnost poročilu zakaj ne pogledati @ izvorno kodo sam lahko nekdo lahko prišli do dobre ideje.
u lahko poskusite pripraviti ultra dosegli najboljše rezultate.
če u so operaterji v aritmetično ur kodo uporabi modela jedilni temelj knjižnico in zbira u dobili boljše rezultate.
če je mogoče u post ur kodo tukaj morda lahko kdo pomaga.

na zdravje
Srinivas

 
Svež wrote:

je čas poročilo synopsys primetime.

************************************************** ***********

Startpoint: xt_aclk (ura vir "xt_aclk ')

Endpoint: ad_a_ad (izhodna vrata, ki jih ustvarila xt_aclk)

Pot Group: xt_aclk

Pot Type: maxPoint Incr Pot

-------------------------------------------------- -------------

clock xt_aclk (padec rob) 7,50 7,50

xt_aclk (v) 0,00 7,50 f

admx / xt_aclk (ad_mux) 0,00 7,50 f

admx/U1/z (mx21d3) 0,41 7,91 r

admx / ad_a_ad (ad_mux) 0,00 7,91 r

ad_a_ad (out) 0,00 7,91 r

Podatki čas prihoda 7,91clock xt_aclk (dvig roba) 15,00 15,00

clock omrežje zamudo (idealno) 0,00 15,00

output zunanje zamudo -11,00 4,00

podatki, potrebni čas 4,00

-------------------------------------------------- -------------

podatki, potrebni čas 4,00

Podatki čas prihoda -7,91

-------------------------------------------------- -------------

parafinskega (kršene) -3,91

************************************************** ***********
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top