Kako, da simulira neusklajenosti sedanje krmilnega DAC?

D

didibabawu

Guest
in kako izboljšati neusklajenosti v vezja design?

Hvala lepa.

 
Zaradi neusklajenosti simulacijo, morate vaš tehnologijo datoteke vključuje informacije spremembo statistiko tranzistorjev MOS (če se pogovarjate CMOS).Potem lahko izvajate Montecarlo analizo vašega vezja z nekaj runs (kolikor je to mogoče) in si lahko ogledate različico.

Krmiljenje je v bistvu trenutno velik trenutni ogledalo. Glavna napaka neujemanje vir je eden od sedanjih virov, ki predstavljajo ogledalo.Najboljša stvar, ki jo lahko naredimo je da jih veliko, tako kot vaš napetosti vam.

 
Mislim, kaj če res želite, da bi ugotovili, DNL / INL na vsaki kodo za DAC in najslabšem primeru, namesto da simulira, da je bolje, da napišete matlab / oktavo kode z znano mismath AVT številko procesa.To bo veliko hitreje kot Monte Carlo simulacija.

 

Welcome to EDABoard.com

Sponsor

Back
Top