Kako constain notranje ustvarjenih ure v skript DC?

C

cnspy

Guest
Imam modul.CLK v TOP je povezan z notranjim modul CLK_GEN.Output clk_div za CLK_GEN je razdeljen z 0, 4, 8.

Clk_div se uporablja kot druge notranje moduli vhodnih ura in pristanišče Modul TOP.

Upam, da znate constain to signal v zgoraj navzdol DC scenarij?

Hvala vnaprej.

 
N

news

Guest
Nowe rozwiązanie F-Secure w prosty sposób sprawdza, czy użytkownicy łączą się z właściwymi serwisami online.

Read more...
 
A

ami

Guest
Code:create_clock DIV2_CLK obdobje DIV2_PERIOD \

-valovno DIV2_HCYCLE (0)

set_dont_touch_network DIV2_CLK

 
A

Anjali

Guest
uporabo "create_generated_clock", če bi zožili pridobljene ure.

 
E

eda_freak

Guest
Preberite knjigo z himanshu Bhatnagar za sintezo in ASIC STA ... knjige je na voljo nekje na tem forumu ...

 
J

jjww110

Guest
Prosimo, uporabite set_propagated_clock za pridobitev ustvariti uro Izvorno latency

 

Welcome to EDABoard.com

Sponsor

Top