Kakšna je razlika med "<=" in "=" v Verilog?

[bcdeepak]

jaz sem novi v Verilog plz jasno moje dvome .......... dodeliti nekaj, kar moramo uporabiti ..... dodeli b

 

[darylz]

Kaj vam je potrebno je referenca za vse začetnike, mislim, da ta knjiga je koristno za vas: http://www.edaboard.com/viewtopic.php?t=255882&highlight=verilog ali http :/ / www.edaboard.com/viewtopic.php?t=251491&highlight=verilog

 

[YenYu]

 

[bcdeepak]

da preverite stanje, mislim, da moramo uporabiti == '0 "????

 

[no_mad]

Živjo, Prosimo, preverite spodnjo povezavo: http://www.edaboard.com/ftopic266595.html Nekdo je že predložila isto vprašanje tukaj. Prosimo, da preberete moj odgovor. Povej mi, če u še vedno vprašanja.

 

[YenYu]

Oglejte si to ... To bo gif u več idej o operaterjev in še več ...

 

[bcdeepak]

hvala sem se blokiranje in brez blokiranja differece. Moj dvom je še en ... Če želimo določiti neko vrednost, ........ ko moramo uporabiti Dodeli b

 

[dinaganesh]

živjo prijatelj! dodelite =; je dodelitev operater v Verilog samo v VHDL gre kot

 

[omara007]

kot postopkovne naloge, lahko določite in ne sme uporabljati .. vendar izven postopka (vedno ali začetna) ne morete dodeliti vrednost signala brez useing (določite)

 

[jason99pan]

[Quote = bcdeepak] hvala sem se blokiranje in brez blokiranja differece. Moj dvom je še en ... Če želimo določiti neko vrednost, ........ ko moramo uporabiti Dodeli b