kaj se zgodi, so preobremenjeni fpgs je???

[Tan]

Hi prijatelji,
Imam question.Can kdorkoli povej mi kaj se zgodi, so preobremenjeni FPGA je? Pišem vloge, za katero mi FPGA prečkalo 100%. Jaz sem radoveden, da vem kaj se dogaja z FPGA?

 

[nxtech]

Ali si resen?

Jaz vekanje, da ste dont razumeti, kaj vam orodja za izvajanje pravkar navedel.

V bistvu, kaj ste pa povedali, da je naprava, ki jo izbrali, ni dovolj velika za izvajanje strojne kode se bo ustvariti.Boste morali bodisi poskusiti optimizirati kodo, svojo postavitev, ali se preusmerijo na večje naprave.

Glede tega, kaj se zgodi, da nič .... FPGA, ker je navada obstati natovorjen z bitnim tokom.

E

 

[Iouri]

nič, ne boste mogli ustvariti *. RBF ali bitne datoteke *.

 

[gck]

Lahko nikoli preobremenitev FPGA.ne morete opeklina sploh.You need to ciljno drugo FPGA ali poskusite optimizirati načrtovanje.

 

[Tan]

Oprosti za moj odgovor pozno,
dejansko kaj se je zgodilo je bilo, ko sem sintetizira svoj program je bilo tako, kot 110%.
tudi jaz imel to dvom,
moje vprašanje je, bo moja orodje Xilinx optimiziram design več, da bi se prilegal FPGA ali naj optimiziram svoj design moje proučijo svoj zbornik?

Prosim povej mi ...

 

[wangkaust]

ISE bo naredil nekaj za optimizacijo in possiblely zmanjšanje načrtujete do <100%.
Če ga ni mogoče, orodje bo povedal.
Kakorkoli že, ne boste dobili vaš čas zapiranja za to vrsto uporabe virov.

 

[Iouri]

ISE bo naredil nekaj optimiztion, vendar pa max načrtovanju bi bilo okoli 85% od ciljnih FPGA

 

[bruhanje]

V primeru Xilinx: ne pozabite, da je usmerjevalnik nagiba k temu, "širitev" logiko v vse razpoložljive vire.Torej, tudi če zasedenosti razpoložljivih rezin je dosegla 100% to ne pomeni, da ste se bliža polni FPGA.Obstajajo stikala "paket nepovezanih logiki", ki lahko dodatno sile usmerjevalnik postaviti stvari med seboj in uporabo več logike v vsaki kos.

Seveda, lahko to pride na račun nekaterih težje poti, to je bodisi več časa, urejanje ali počasneje logiko hitrosti.

Zato preverite število flipflops in LUTs in ne splošnemu rezino uporabe odstotek poroča po poti.In seveda% omejenih virov, kot so blok ovni in drugih posebnih sestavnih delov.

 

[swapnil_vlsi]

V tem primeru, ko je FPGA preobremenjeni .... pomeni, da vaša oznaka modela, ne bo vklopil v napravo, ki u so izbrali ...........

Izbrali ste tako napravo, ki ni dovolj velika za izvajanje strojne kode se bo ustvariti.Boste morali bodisi poskusiti optimizirati kodo, svojo postavitev, ali se preusmerijo na večje naprave..............

ali izbral drugo napravo, ki hav e veliko večje zmogljivosti, potem je to napravo ......

Če preobremenjeno FPGA je, potem u canot do Place n Route, kartograf, da u ne more ustvarjati. Bit map datoteke ..............

samo u lahko preverite strojno opremo ...........

koda doen ni dobil naložen ........

 

[Tan]

Prišel sem, da veš, da število DSP je, da razlike, ali FPGA je preobremenjen ali ne ..
in še nekaj ....
1.je res, da bo malo pila nastanejo tudi, ko število rezin je samo več kot 100 to je 102%.?

 

[tkbits]

No Če uporaba vseh virov je> 100% na PAR fazi, pravi košček datoteke ni mogoče ustvariti z vsemi sredstvi.Ne morete uporabljati dela, ki ne obstaja.

 

[kanagavel_docs]

Če uporabljate spomin, šele ček, da je pomnilnik seja v spomin CLB ali blokih.Če je pomnilnik porabo CLBs spremenite kodiranje slog spomin, da ga premaknete v pomnilnik bloki.

 

[Tan]

Nisem dobil you.please lahko izdela ..