Kaj je naloga je preverjanje delo?

[AlexWan]

hi, vse sem zmedena glede tega vprašanja. Zgradite Testbench; pisanje testa vzorcev; Primerjaj funkcijo med RTL in gated-netlist/palced-netlist? Vsak ohter delovnih mest je verifcation? Lep pozdrav

 

[eda_wiz]

Uporaba Uradno potrditev in HVL orodje .. pisati test skripte .. prenesete bin datoteko FPGA in testiranje (včasih) Brskanje neto (hehe.. samo šališ)

 

[AlexWan]

Hvala, kakšno delo je sinteza od? Na sprednji konec, koliko delovnih mest so tam?

 

[eda_wiz]

Ponavadi Fornt oblikovalci konec pa samo osnovno začetno sintezo RTL Samo, da je koda popolnoma synthesable in delo ..... Velika podjetja imajo še eno skupino ljudi, ki pišejo sinteze omejitev in dejansko sysnthesise in ne STA pred predajo v netlist za fizično oblikovalska ekipa ... Morda jim pravimo spredaj oblikovalci konec ali backend oblikovalci .... Mislim, da ni jasne linije ločenosti ...

 

[supercst]

Preverjanje je bolj zaplete simulacija, mora zagotoviti večjo pokritost, da normalna simulacijo. Kot so kode pokritosti Linde, državne pokritosti prenos in nekaj pokritost kotiček primera. In večinoma uporabljajo preverjanje jezik Vera in Specman E jezik. Zdaj sistem Verilog imajo tudi nekatere funkcije za verifation. Mislim, da FPGA prototipov je še ena platforma preverjanje, vendar to ni naloga potrjevanja.

 

[AlexWan]

[Quote = whizkid] Ponavadi Fornt končni oblikovalci narediti samo osnovno prvo sintezo RTL Samo, da je koda popolnoma synthesable in delo ... [/quote] Preverjanje tudi ne funkcionalno primerjavo med RTL in vrata ravni netlist ali da netlist. In pre-in post-simualtion simulacija. Tako preverjanje oblikovalec je tudi back-end model? : O Ponavadi STA je za preverjanje?

 

[rx300]

[Quote = AlexWan] preverjanje tudi ne funkcionalno primerjavo med RTL in vrata ravni netlist ali daje netlist. In pre-in post-simualtion simulacija. Tako preverjanje oblikovalec je tudi back-end model? : O [/quote] Če pogledaš na zaposlitvenih objav na Monster.com za preverjanje inženir ASIC, boste ugotovili, da je preverjanje ponavadi pomeni funkcionalno preverjanje. LVS (logika v primerjavi shematski) ali formalne verifikacije (RTL vs netlist) je običajno del backend procesa. Pre-simulation/post-simulation se običajno uporablja v svetu FPGA. V ASIC, so sodelujoče stranke RTL sim sim in vrata. Za kompleksno zasnovo, preverjanje je 70% vseh naporov. Je potrebno veliko časa za napisati dober testbench z vsemi preverjanja komponent (v žargonu specman EVC), razvoj številnih testnih primerov in izvajanje testnih primerov. To je težka naloga.

 

[AlexWan]

[Quote = RX300] To traja veliko časa, da napisati dober testbench z vsemi preverjanja sestavnih delov (v žargonu specman EVC), razvoj številnih testnih primerov in izvajanje testnih primerov. To je težka naloga. [/Quote] RX300, zahvaljujoč izgradnjo lepega vedenja modele, napišite podrobne vzorce in nastavite atuomatic preskusno okolje z lupino ali Perl, simulacijo. Začel sem študirati preverjanje ravno zdaj. Nekdo mi je povedal, da je preverjanje ponavadi sistemski ravni v OP ali SOC oblikovanja. Tako sem zmeden v mojem položaju. Imajo prav? Zakaj reči, to je sistem nivo?

 

[rx300]

[Quote = AlexWan] sem začel študirati preverjanje šele zdaj. Nekdo mi je povedal, da je preverjanje ponavadi sistemski ravni v OP ali SOC oblikovanja. Tako sem zmeden v mojem položaju. [/Quote] Za kompleksne SOC, mora oseba, ki razvija preverjanja okolja nekaj Sistem ravni znanja. Na primer, E1 framer. Če preverjanje inženir ne ve AIS in doens't vedeti, kaj pravi odgovor iz framer, nato pa je ne bo mogel graditi prave klopi test. Vendar pa lahko sistem na ravni znanja, vedno se naučili in nabrali. Tam mora biti vsaj en človek na projektu, ki je "guru" in kdo ve vprašanja sistemski ravni. V nasprotnem primeru je obsojena projekt. Sistem ravni znanja je nekaj lepo, da so, vendar nihče ne more vedeti vsega.

 

[jaxshai]

Kaj si rekel o delovnem mestu se zdi TEST delo

 

[jaxshai]

[Quote = RX300] [quote = AlexWan] preverjanje tudi ne funkcionalno primerjavo med RTL in vrata ravni netlist ali daje netlist. In pre-in post-simualtion simulacija. Tako preverjanje oblikovalec je tudi back-end model? : O [/quote] Če pogledaš na zaposlitvenih objav na Monster.com za preverjanje inženir ASIC, boste ugotovili, da je preverjanje ponavadi pomeni funkcionalno preverjanje. LVS (logika v primerjavi shematski) ali formalne verifikacije (RTL vs netlist) je običajno del backend procesa. Pre-simulation/post-simulation se običajno uporablja v svetu FPGA. V ASIC, so sodelujoče stranke RTL sim sim in vrata. Za kompleksno zasnovo, preverjanje je 70% vseh naporov. Je potrebno veliko časa za napisati dober testbench z vsemi preverjanja komponent (v žargonu specman EVC), razvoj številnih testnih primerov in izvajanje testnih primerov. To je težka naloga. [/Quote] Zdravo, žal mi je, vendar bi morala biti LVS Postavitev vs Shematski. : Roll :: roll: