Je blok vhdl izjava Synthesizable?

[savour]

Želim uporabiti "blok" VHDL izjavo za strukturne modularnosti. Iz vaše izkušnje z sintetizatorji (oblikovanje prevajalnik, sinplify, quartus, Xilinx ISE) je, da je veljavna izjava za VHDL sintezo? Prav tako lahko "blokira" izjavo lahko pretvori v Verilog z VHDL za Verilog orodij za pretvorbo? Najlepša hvala, vonj

 

[standardon]

blok izjava je lahko tudi sinteza, če pa ne veste, kako jo uporabljati, morda Ender iz sintetizatorji ni to, kar hočeš!