Image VHDL koda v FPGA, da syntheis

[kambhampati9]

Hi predstaviti delam magistrsko delo na obdelavi slike s tehniko izboljšave slike Moja naloga je (Izboljšava slike tehnika izvaja v VHDL kodo nato pošlje nexys 2 plošči). Je ta svet primeren za to vlogo? sem z uporabo 64 * 64 sliko. če je možno, kako lahko vzamem izhod iz FPGA. lahko vzamem izhod iz VGA.? Naredil sem simulacijo dela. Jaz dont znanje kako narediti sintezo del, kako lahko dodelite pin konfiguracijo 64 * 64 velikosti slike, vsak pixel je 8-bitni .. prosim, pomagaj mi gospod

 

[FvM]

sem naredil simulacijo dela.

To pomeni, da imate že slike spomin respetively frame buffer v vašem načrtu?

kako lahko vzamem izhod iz FPGA

bi morali razmisliti serijsko tok podatkov, saj gre pri vseh digitalni obliki videa. Morate vsaj okvir Sync (VSYNC) in pixel uro, kot kontrolni signali poslati podatke pik vzporedno. Ob predpostavki, slike so shranjene v pomnilniku RAM, bi to pomenilo, da je števec zaporedno skeniranje adddresses. Na splošno, boste našli veliko stvari, digitalni video HDL na internetu, na primer na opencores.org ali na FPGA prodajalca strani.

 

[kambhampati9]

živjo hvala za vaš odgovor, imam še eno vprašanje, imam nexys2 (prizadeven odbor). sem ustvaril RAM za sliko. lahko vzamem izhod iz VGA?, za prikaz slike nazaj. Kako lahko jaz assigne nožice? Zdaj bom prebral opencores.org hvala,

 

[FvM]

Im ne uporabljate Xilinx ali upravnega odbora Digilent posebej. Ampak sem opazil, da je referenčni dizajn VGA na voljo za to od Digilent. Morala bi pojasniti, kako povezati nožice.

 

[Rajlaxmi]

hej mi zdaj delajo na projektu slike obdelavo v VHDL. i hv dobil pixel vrednosti slike. Zdaj je treba obdelati matix v VHDL. ur, kot na pošti u je dejal u hv naredil simulacijo ne more u plz vodič mi s tem?