F
Felicia
Guest
Hi All,
Iščemo IC backend Enginners.Delo bo potekalo v Singapurju.
Spodaj je opis dela.
Če vas zanima, pošljite posodobljene ponovno Felicia (at) uniconnect.com.sg.Cenim to.
Opis delovnega mesta:
Za pripravo SOC neto seznam za SOC Top ravni RTL za postavitev zajema sintezo Design Za preskus vstavitve, formalni pregled preverjanja in Static Timing Analysis (STA) časovni zaključek.
Pristojnosti:
• Strokovno v Design for Test (DFT), da se zagotovi celotni vrhunski lahko izvaja s 99% pokritost, ki bo zajemal digitalni in analogni del z uporabo skeniranja vstavitve, stiskanju in ki ustvarjajo na preskusni hitrosti, in vse vrste bist test vstavljanje.
• Strokovno nizko močjo Sinteza, STA / časovni zaprtja in nizko moč enakovredne preglede v Soc.
• Delo s fizičnega načrtovanja inženirja za tapeout od IC.
Zahteve:
• Master's / Bachelor's degree v električnih / Electronics Engineering, s poudarkom na IC design.
• Najmanj 3 leta izkušenj.
• Strokovno znanje VHDL / Verilog in CAD orodja (Cadence in / ali Synopsys).Low Power SOC analizo tokov z uporabo skupne moči Format.
• Izkušnje v SOC z milijoni vrata s CMOS postopek od 90 do 45 in 32nm bo dodatno prednost.
• Izkušnje s IC življenjski cikel od zasnove, načrtovanja, preverjanja, tapeout in silicija validacije.
• sposoben za delo v skupini z močno pogon excel.
• sposoben za samostojno delo na določenem dodeljevanje in trdo delati, da končate čas.
• Dobra in pisne komunikacijske spretnosti.
Iščemo IC backend Enginners.Delo bo potekalo v Singapurju.
Spodaj je opis dela.
Če vas zanima, pošljite posodobljene ponovno Felicia (at) uniconnect.com.sg.Cenim to.
Opis delovnega mesta:
Za pripravo SOC neto seznam za SOC Top ravni RTL za postavitev zajema sintezo Design Za preskus vstavitve, formalni pregled preverjanja in Static Timing Analysis (STA) časovni zaključek.
Pristojnosti:
• Strokovno v Design for Test (DFT), da se zagotovi celotni vrhunski lahko izvaja s 99% pokritost, ki bo zajemal digitalni in analogni del z uporabo skeniranja vstavitve, stiskanju in ki ustvarjajo na preskusni hitrosti, in vse vrste bist test vstavljanje.
• Strokovno nizko močjo Sinteza, STA / časovni zaprtja in nizko moč enakovredne preglede v Soc.
• Delo s fizičnega načrtovanja inženirja za tapeout od IC.
Zahteve:
• Master's / Bachelor's degree v električnih / Electronics Engineering, s poudarkom na IC design.
• Najmanj 3 leta izkušenj.
• Strokovno znanje VHDL / Verilog in CAD orodja (Cadence in / ali Synopsys).Low Power SOC analizo tokov z uporabo skupne moči Format.
• Izkušnje v SOC z milijoni vrata s CMOS postopek od 90 do 45 in 32nm bo dodatno prednost.
• Izkušnje s IC življenjski cikel od zasnove, načrtovanja, preverjanja, tapeout in silicija validacije.
• sposoben za delo v skupini z močno pogon excel.
• sposoben za samostojno delo na določenem dodeljevanje in trdo delati, da končate čas.
• Dobra in pisne komunikacijske spretnosti.