HVL Zakaj?

[eda_wiz]

živjo,
Pristanišče sem uporabil kot HVLs Vera ali E ali sistem verilog.šele jaz dont razumeti.Zakaj moramo uporabljati.kaj je prednost uporabe je nad tem HDLs za funkcionalno preverjanje.

Kakorkoli že, ko funkcionalno preveriti moramo sintetizirati design.Torej, če pišemo v HDL smo lahko tudi sintetizirali to.Namesto pisanja en model za preverjanje in drugo za sintezo.

Prosim, pomagaj mi.

tnx

 

[joe2moon]

Namen Hardware Verification Language (HVL) je
rešiti bottlebeck pretoka IC design: preverjanje vprašanje!

HDL (Hardware Description Language), kot je Verilog ali VHDL,
so velik uspeh na področju oblikovanja RTL.
Ampak kot vedno zahtevnostjo načrtovanja ASIC,
se zdi, da prvotni HDL ne bi mogle izpolniti zahtev.
-------------------------------------------------- --------------

Prvič,
HVL Običajno model naprave in okolja v višji ravni
kot HDL.Ta zmogljivost naj prototip lahko zgrajena prej.
Včasih, bo tudi nekaj vnaprej določene naprave / modeli avtobus.

Drugič,
HVL ima navadno trditev temelji na preverjanju sposobnosti.
Ta funkcija ne samo vam našli hrošča v oblikovanju
hitreje, ampak tudi opredeliti izvršljiv spec.

Tretjič,
HVL ponavadi podpira transakcije, ki temeljijo verifiaction.
Torej, lahko preveri načrtovanje bolj učinkovito.
-------------------------------------------------- --------------

EDA orodje venders, C (at) dence, na primer, je že uvedla
enotno okolje za preverjanje.
Torej, mislim, da bi HDL in HVL skupaj dobro
v bližnji prihodnosti.

Edini problem, ki se bo HVL uporabljajo v enotno okolju?
-------------------------------------------------- --------------

 

[rx300]

Joe2moon oblikovalo potrebe po HVL.Hočem samo dodati nekaj podatkovnih točk.

I zgoditi, da so sodelovali v SoC nekaj modelov, ki segajo od 3 milijonov vrata do 8 milijonov vrata.Preverjanje je bila največja challeng smo se soočili.Ponavadi se nam leto do oblikovanja, in na najem še eno leto, da ne preverjanje / popravke bug.Mi enostavno ne more privoščiti, da bi bilo pomote.Maska stroški preveč denarja, ponavadi> 1 milijon $.Če SoC je treba ponovno zavrtel nekajkrat, podjetje broke!Tako naj ne bi veliko smisla dati poudarek na preverjanju.

Poleg tega so ti dnevi niso vse preiskave razvili v hiši.To je skupna nakupu 3. stranke IP.Kako se boš poskrbite, da boste kupili kaj delajo?Strogo preverjanje.

HVL prinaša popolnoma nove metodologije preverjanja.HVL je namenjen za izboljšanje preverjanja učinkovitosti, izboljšanje zajetja.Z VHDL, je potrebno kar nekaj napora, da se doseže, kar lahko ponudi HVL.Z Verilog, pozabi, sam jezik je tako omejena.Ni način za dosego v Verilog kaj HVL ponudbe.

rx300