G
gggould
Guest
Hi all,
Danes sem prebral stavek v meniju design IBM.Piše za hoteti napravo Varaktorska, ko VG-d je pod-0.5V (npr. vg = 0.1V, Vsub = 0V, Vd / s = 0.7V), bi lahko kapacitivnosti nestabilen.
To je strašno.Nikoli nisem videl to v druge livarne projektiranju menija (tsmc / UMC / jazz).
Ali kdo ve, če to velja za acturally Varaktorska MOS iz druge livarne preveč?
Hvala
Danes sem prebral stavek v meniju design IBM.Piše za hoteti napravo Varaktorska, ko VG-d je pod-0.5V (npr. vg = 0.1V, Vsub = 0V, Vd / s = 0.7V), bi lahko kapacitivnosti nestabilen.
To je strašno.Nikoli nisem videl to v druge livarne projektiranju menija (tsmc / UMC / jazz).
Ali kdo ve, če to velja za acturally Varaktorska MOS iz druge livarne preveč?
Hvala