Hold Time Issue!?

[Vedno @ smart]

Hi all,

Razumem, da držite čas kršitev se zgodi, ko se podatki ohranijo prekratek po aktivni roba ...

Kaj pa, pravijo podatki ohranijo za 2 uri cikla, vendar pa pade na 2. aktivnega roba, pa to še vedno menijo, imajo čas kršitev!?

Če je odgovor da, kako sem lahko rešiti kršitev časa imajo za to podatkov signal, ki prihaja iz zunanjega modula (Micro-upravljavec), ki se ne sinhronizira z uro zasnovo FPGA, vendar oba z enakimi urni frekvenci (50MHz).

Hvala za odgovor in nasvete.

S spoštovanjem,

 

[it_boy]

Če uporabljate Xilinx FPGA, lahko dodate zamude za vhodne signale v IOBs, da ustrezajo vašim zahtevam imajo čas.

 

[brmadhukar]

To lahko povzroči Hold čas kršitev.
Da bi se izognili temu dal synchronizers.

 

[r_e_m_y]

Živjo,

Problem s tipko (ali setup), čas je, da kršitev proizvodnja vaših flip flop Mayu ne sme biti na pričakovano vrednost.Torej menite, da bi ta proizvodnja za neveljavnega.
Če vhodni signal ostane za 2 uri ciklov, in če boste vedeli, kdaj input spremembe (lahko je s čipom izberite signal ...), ki jih lahko uporabite izhod vašega flip flop le po prvem uro, in če je za ignore drugo.
Zgradite majhen stroj stanju za ta sistem potrjevanja podatkov.

Upam, da vam bo pomagal.<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="Wink" border="0" />

 

[Vedno @ smart]

Hi all,

Hvala za odgovor, zelo cenim ..

Im 'using Alter @ FPGA in Qu (at) rtus II v2.2, moči vi prosim povej mi, kako naj jaz pritrditi violatatin čas imajo od vhodnih vrat.Drugič, kako bi lahko sinhronizirate z zunanjim modulom, saj zunanja ura ne bo FPGA!?

S spoštovanjem,

 

[it_boy]

Kot zunanjo in notranjo uro uro sta oba delujejo na isti frekvenci (50MHz) in podatki se obdrži na avtobus za 2 ure, najboljši način za upravljanje je zapah podatke o prvem krogu uro, če imate čas, pridržite vprašanji, kot v r_e_m_y delovno mesto.

Jaz dont znanje če @ ltera podpira, če ne, zavlačevanja podatkov v avtobus s IOBs obdobje, v katerem je manjka imajo čas.

 

[dll_embed]

Če jaz razumem tvoje vprašanje pravilno, asinhroni FIFO morda boljša izbira.Če uporabljate 50M uro vzorec signal ki jo ustvari drug 50M ura, imate veliko priložnost, da se izgubijo podatki.

s spoštovanjem

 

[Vedno @ smart]

Hi all,

Kaj pa zdaj zunanji modul podatke obdrži le za 1 cikel, je torej poljuben način, da se prepreči meta-stabilno registra FPGA?

S spoštovanjem,
vedno (at) pametna

 

[AXE]

dodaj enega registra

 

[VladZ]

by Clifford E. Cummings.

Glej Sinteza in Scripting tehnike Designing Multi-Asynchronous Ura modeli, ki
jih Clifford E. Cummings.Ta dokument je na voljo za prenos na http://www.sunburst-design.com/pap... in "synchronizers" najboljši reards vladz

 

[Andromeda]

Odgovor na vaše vprašanje je odvisen od ure virov, ki se uporabljajo v viru podatkov in destinacijo podatki:
- Če je to isto uro, z nekaj latenco v med, lahko poskusite igrati z (I delo z Xilinx FPGA) povratnih informacij za ure de-skew v notranji PLL in dodate / odstranite zamude pri IOB za povrnitev te latence (s način, v oblikovanju PCB ura naj bi bil preusmerjen da bi se izognili tistim latencies)
- Če se generirajo ti dve 50MHz ura neodvisno si lahko da jih obravnava kot asinhroni virov uro in do resnične sinhronizacijo (Cumming s papirja je definitivno najboljši vir, ki pokrivajo to)
Če bi lahko, namesto da bi preprosto flop, na namembnem strani za vzorčenje upravičeni le za prvo uro roba, kjer podatkov je stabilen, je seveda najpreprostejši način za reševanje tega.