F
FLEXcertifydll
Guest
Hierarhični STA Sign-Off tok uvajanje Interface Logic modeliranje (ILM) Werner Braun (wbr@toshiba.de) tehnologija / CAE skupina Toshiba Electronics Europe GmbH Hansaallee 181, D-40549 Düsseldorf, Nemčija 1. Povzetek Visoka kompleksnost modelov danes je ena od prevladujočih probleme pri izvajanju ASIC in preverjanje. V preteklih letih smo bili priča pogosto več orodij EDA dosegle spodnje meje. Kot posledica "nove" metodologije postala stanja tehnike za preverjanje in izvajanje več milijonov vrata modelov. Zato EDA prodajalci morali ponuditi hierarhične uporabe njihovih orodij, in prav tako silicij prodajalci potrebujejo za izvajanje teh služb brezhibno v Osnovni znak-off tokov. Ta dokument je usmerjen na hierarhični metodologij v statičnih preverjanje uvajanje Synopsys PT Interface Logic Modeliranje zmogljivosti. Opisuje, kako je mogoče te modeliranje abstrakcije se uporabljajo v statičnem časovne znak-off toka. Prav tako bo primerjava različnih metodologij abstrakcija, ki poudarja pro in con in navede vrsto aplikacije, za katero so najbolj primerni, ker ni push dnu rešitev, ki zajema vse vrste modelov.