[help] Design nizke moči MOSFET ron v standardni CMOS?

[skjian]

Imam problem pri oblikovanju LDO s standardnimi cmos.
Jaz raba pmosfet kot pass tranzistor, vendar ron je prevelika, čeprav sem se ogromno w / l razmerju.
Povečanje napetosti osipa znatno obremenitev tok.
Ali obstaja način, da impliment nizko ron upravljanje projektov, kot pass tranzistor?

 

[gevy]

Na primer, zadnji gate nadzor moči MOSFET, z drugimi besedami, da je treba povezati NWELL moči tranzistorja upravljanje projektov posameznih napetosti vira, ki je nižja od napetosti tranzistorja vir energije upravljanje projektov.

 

[skjian]

Živjo!gevy,

Hvala za vašo pomoč.Jaz sem še vedno ni jasno, o vprašanjih vrata nazaj pristranskosti, kot pristranskost ravni in vir za podporo vrat puščanja nadzora.Bi lahko razložite malo, ali se vsako sklicevanje priporočljiv za to temo? Hvala!

 

[huojinsi]

Ne samo, Rds (on), je glede na zasnovo ur delovanja točke, ampak tudi najpomembnejše, odvisno od postopka.Za ur v procesu uporabljenih, morda Rds (on) cann't dosežejo min.pod pogojem ur design spec.

 

[skjian]

okej.Bom poskusil, da kompromis med oblikovanja in specifikacij.
Kakorkoli že, še vedno se sprašujem okoli vrata nazaj oblikovanje vprašanja, vsak predlog za študij?

 

[evi]

No, v LDO ne morete pristranskosti backgate precej nižje od vira, otherwice diode difuzije vir se bo naprej pristranski.Ron morajo biti obratno sorazmeren razmerje W / L, tudi jaz ne razumem, zakaj ne morete doseči nizko Ron s povečanjem W / L razmerje.Morda bo ulov v model - včasih NRD in NRS parametri (ki določajo odpornost vira in stikov možganov) niso pravilno nastavljeni v netlist ali v model, in v tem primeru Ron bodo ostale visoke, ne glede na W / L.Če želite preveriti, če je to tvoj problem, poskusite prekinil hodite upravljanje projektov v več pripomočkov za ohranjanje enako celotno W / L in preverite, če dobiš nižjo Ron, in če ne potem je to znak, da je problem z NRD / NRS.

 

[nickoo]

nikakor ne, ampak velik velik velik w / l hoteti, morda boste našli velik velik hoteti v čip, ki zasedajo vse večina 9 / 10 površine v celotnem čipu

 

[jutek]

skjian wrote:

Kakorkoli že, še vedno se sprašujem okoli vrata nazaj oblikovanje vprašanja, vsak predlog za študij?

 

[marshel]

hi skjian
Lahko poskusite tri načine.
1.Posreduj vplivanje souce za velike napetosti moči upravljanje projektov, na primer uporabo Schotty diode.
2.Uporabite nizek prag upravljanje projektov napetosti.
3.Check minimalno napetost proizvodnje pufra stopnji pred moči upravljanje projektov, če pufer lahko izhodno napetost nižja, lahko dobite nižjo napetost osipa.