Glede VHDL komponenta - pristanišče zemljevid

[nesta]

Hi vhdlExperts, nisem zelo izkušen VHDL programer in imam nekaj dvomov o sestavnega dela in o primeru pristanišče kartiranje. Imam podjetje, prijavljeni v datoteka1 kot: ----------------------------------------- ----- Podjetje gate_2 je pristanišče (bit_in: V std_logic_vector (2 downto 0); bit_out: OUT std_logic); end subjekta; -------------- ------------------------------- in moram uporabiti to podjetje design drugi krog, ki ima vhod 8-bit. Moram povezati le 3 tega vhodnih bitov na gate_2 podjetje prikazano zgoraj .. sedanji način delam je, kot je prikazano spodaj: --------------------------------------- ---------- arhitekturo vedenjske gateCkt je - dodeli bit 4,2,1 na komponento gate gate_2 vrata IN std_logic_vector (2 downto 0), x: OUT std_logic); signal c_sig: V std_logic_vector (2 downto 0); začne c_sig (0) b (4,2,1 )..[/B] .. kaj takega .. Nisem iskanju eleganten način za to .. Pošlji nasvet. Hvala, Nesta

 

[CoryUT]

Hi Nesta, edina alternativa morem si zamisliti, bi bila uporaba "in" upravljavec za združevanje bitov v vašem pristanišče zemljevid: U1: gate_2 vrata map (a => b (1) in b (2) in b (4 ), x => xout); Druga možnost - U1: gate_2 vrata zemljevid (b (1) in b (2) in b (4), xout); Prav tako ne pozabite, da upoštevata svoje vektorja smeri. Say b (4,2,1) so sintaktično pravilna. Kartiranje => b (4,2,1) bi zemljevid: (2) => b (4) (1) => b (2) (0) => b (1) nasprotno od vaših posebnega seznama. Upam, da to pomaga! Nisem strokovnjak sam, tako da morda bo kdo prišel skupaj z bolj elegantna rešitev. -Cory

 

[TrickyDicky]

je to elegantno dovolj?

 gate2 vrata zemljevid ((2) => b (1), (1) => b (2), (2) => b (4));