FPGA nizke porabe Design

[LDM]

Ali "Power Design" zvok čudno FPGA Low?Če ne, kaj je treba uporabljati tehnike?So tehnike, podobne tistim, ki priljubljen ASIC Low Power modelov (vrata ure, itd), ali obstajajo katere koli posebne?

 

[satya_422]

hello u moči raba to tezo poročilo

www.edaboard.com/viewtopic.php?p=371855 # 371855LDM napisal:

Ali "zvok čudno FPGA nizke porabe Design"?
Če ne, kaj je treba tehnike?
So tehnike, podobne tistim, ki priljubljen ASIC Low Power modelov (vrata ure, itd), ali obstajajo katere koli posebne?

 

[satyakumar]

Hi,
obstaja nekaj podobnosti med Osnovni design nizke moči in nizke moči FPGA design.Če u sprejme interms na algoritham ravni mislim obeh primerih sta enaka, vendar interms izvajanja na ravni vezja obstajajo nekatere razlike v smislu dekodiranja FDM in usmerjanje različnih logičnih blokov.
Kombinacijska blokov v FPGA se izvajajo z uporabo LUT kot tudi z uporabo Gates, LUT pristop, ki temelji traja manj zamud.Če je v ASIC temelji na oblikovanju standardne celice in tam takoj in področje so določene.večinoma pod nadzorom trase stratagies z zmanjševanjem nekaterih ovir na design.