V
vandelay
Guest
Jaz sem v položaju, ko rabim močno koprocesor skrbeti velikih sklopov algoritem izrazov (algoritem linije so v repetative obliki, z različnimi vrednotami, mislim bloka IIR filter).Imam oči na novih Spartan-6 naprav, s svojo DSP48A1 bloki za algoritem moči in celostne bloki pomnilnika za shranjevanje vhodnih in vrednosti proizvodnje.
Zdaj, moj procesor je neizkoriščenih zunanje bus vmesnik (16 ali 32-bit ravni podatkov, upto 25 bitov naslova IIRC, diferencialni ure, 1.8V ali 3.3V).Jaz sem mislil bom vmesnik FPGA za predelovalca neuporabljene bus vmesnik, kot da bi bila zagotovljena kar dostojno pasovne širine.
Mislim tok všeč stran pisno vhodnih spremenljivk blokirati FPGA RAM, nato pa pisanje nekaterih sproži / sporočilo v namenskega vodenje / nadzor blok RAM območja FPGA začetku algoritem (lahko tako enostavno, kot dveh velikih seznama 128-bit fiksne točke številke i hotel pomnoženo v parih), potem bi FPGA sproži zunanjo prekinitev predelovalcu povedati algoritem konča, in nazadnje branje podatkov nazaj od RAM blok rezultat, spet kot če FPGA je SDRAM.
Jaz sem zelo noob na FPGA, da nimam izkušenj dovolj zaupanja, da moje misli sistema modelov na tem področju, lahko kdorkoli izročiti mi glave gor na ta način?Ali je ta SDRAM "sužnja" vmesnik zapleteno podjetje?
Zdaj, moj procesor je neizkoriščenih zunanje bus vmesnik (16 ali 32-bit ravni podatkov, upto 25 bitov naslova IIRC, diferencialni ure, 1.8V ali 3.3V).Jaz sem mislil bom vmesnik FPGA za predelovalca neuporabljene bus vmesnik, kot da bi bila zagotovljena kar dostojno pasovne širine.
Mislim tok všeč stran pisno vhodnih spremenljivk blokirati FPGA RAM, nato pa pisanje nekaterih sproži / sporočilo v namenskega vodenje / nadzor blok RAM območja FPGA začetku algoritem (lahko tako enostavno, kot dveh velikih seznama 128-bit fiksne točke številke i hotel pomnoženo v parih), potem bi FPGA sproži zunanjo prekinitev predelovalcu povedati algoritem konča, in nazadnje branje podatkov nazaj od RAM blok rezultat, spet kot če FPGA je SDRAM.
Jaz sem zelo noob na FPGA, da nimam izkušenj dovolj zaupanja, da moje misli sistema modelov na tem področju, lahko kdorkoli izročiti mi glave gor na ta način?Ali je ta SDRAM "sužnja" vmesnik zapleteno podjetje?