ESD pomoč

C

chang830

Guest
Živjo,
Imam vprašanje o zaščiti ESD.Imamo posnet iz mešane čip pred molji in silicija je vrnil.Merjenje smo zdaj.Funkcija je dobra, vendar test ni ESD.Zelo smo depresivni o tem.Imamo 16 zatiči in štiri igle ni prenesel 2000V test v človeškem telesu načinu.Pls.glej priloženo ESD strategijo za naše načrtovanje.

Iz diagrama lahko vidimo, da je pot razrešnice ESD je analogna VDDA / GNDA za vse pins.Mi digitalne VDDD in GNDD kot običajno I / O pin.Toda o VDDD in GNDD bounce (imamo zadevajo bounce bo dosegla do 0.7V in krivde sprožijo ESD), smo postavili le polovico dioda sponko na njih, respectively.Torej, to ni res I / O pin.

Test ESD pokazala, da so štiri nožice ni uspelo.Trije digitalni izhod pin, ki je proizvodnja CMOS in en analogni pin.Three digitalni pin izhod ni prenesel negativnega impulza do stavke GNDA.In sicer, dva od njih ni prenesel positvie / negativen impulz za IO.Analogni pin ni prenesel negativnih ot impulza IO.Nimamo pojma, kaj happed na našo strategijo ESD.Bi lahko vsak ESD strokovnjakov pomoč mi?

Hvala veliko!

 
neki strokovnjak mi je povedal, ESD trenutno prav tako kot pred poplavami hitenje v mesto,
ter vi šele odkriti, če obstajajo velike jarek jih spustiti.Mislim, da GNDA za VDDD
imajo enake diode z Digital I / O, tako kot dve isti jarek, morda so
dve smeri, morda izberejo VDDD lahko poškoduje vezje.
in več, mislim, da ni električnega toka diode GNDA & GNDD, VDDA & VDDD.
Moje mnenje je vsako oskrbe z električno energijo, je treba power-cut.

 
Pozdravljeni chang,
predlogi / komentarji:
Ali ste se opira le na snap ukrep zadnji upravljanje projektov / nmos clamp za ukrepanje?Ali pa imate ločene RC temelji vpenjala v krog?Včasih, diode na povračilno spone "napetost je zelo blizu njegove razdelitve napetosti s tem ne zagotavlja veliko pomoč.Morda boste želeli preveriti razliko med razčlenitev napetosti in napetosti povračilno.Upam tudi, ste spone enakomerno porazdeljene po vsej čip.
2.Ali VDDA in VDDD (ali GNDD in GNDA) dva ločena zatiči?Če je tako, kako to ni back to back diode med njimi za zaščito ZAPS drug od drugega.
3.Reading svoje rezultate:
a.praviš, da če obstaja negativen ZAP gnda iz digitalnega pin, sem prevzeti vi negativno zap gnda pin ohranjanje digitalnih zaponka na tla.To pomeni, da je pot razrešnice ESD je od gnda do prek razdelitve napetosti objemko za enega od Fwd pristranske upravljanje projektov varstva diode za digitalno nožice.
b.praviš, da je / - pulz med obveznosti obveščanja, ki ni prenesel.Pomeni, da je v objemko pot razrešnice ESD v / - zap.

Moj ugibati (če postavitev ni dovolj dobra, pot ESD ni layouted navedeno, da so aa veliko zamudo, in diode, ko Fwd pristranske lahko trenutno) bi, da se vaša objemka, je šibka pot v vašem ESD strategijo.Kot sem rekel prej, ponavadi na nizki napetosti CMOS procesu, ki temelji RC spone časa, da se prepreči težave, ki MOS-diode razčlenitev in potisnite nazaj napetost blizu drug drugega.Tudi jaz dont znanje če imate veliko vpenjala enakomerno porazdeljene po vsej čip.Običajno je dobra ideja.

Si decap delov po zap ugotoviti, kje je nastala škoda ESD?

 
imamo izpolnjevati ista vprašanja, in čipa ni na postive zap test, debug, da smo sedaj, upam, da bomo lahko uspe.

 
Imeli smo veliko vprašanj, ESD v preteklosti.Pri približno 80% primerov objemko je bilo vprašanje.Prav tako boste morda želeli preveriti, kaj od stranke "pravi" ESD zahteva.Včasih sem videl, da je nižje ESD ocen (500HBM) so v redu.Pred vlagajo veliko časa, jaz ponavadi poskušajo prepričati, če vprašanje ESD je zares resnično vprašanje, ali je napihnjen od deleža ljudi.Vendar pa je vedno dobro izvedeti vzrok neuspeha ESD.

Srečno!

 
cellphone wrote:

Pozdravljeni chang,

predlogi / komentarji:

Ali ste se opira le na snap ukrep zadnji upravljanje projektov / nmos clamp za ukrepanje?
Ali pa imate ločene RC temelji vpenjala v krog?
Včasih, diode na povračilno spone "napetost je zelo blizu njegove razdelitve napetosti s tem ne zagotavlja veliko pomoč.
Morda boste želeli preveriti razliko med razčlenitev napetosti in napetosti povračilno.
Upam tudi, ste spone enakomerno porazdeljene po vsej čip.

2.
Ali VDDA in VDDD (ali GNDD in GNDA) dva ločena zatiči?
Če je tako, kako to ni back to back diode med njimi za zaščito ZAPS drug od drugega.

3.
Reading svoje rezultate:

a.
praviš, da če obstaja negativen ZAP gnda iz digitalnega pin, sem prevzeti vi negativno zap gnda pin ohranjanje digitalnih zaponka na tla.
To pomeni, da je pot razrešnice ESD je od gnda do prek razdelitve napetosti objemko za enega od Fwd pristranske upravljanje projektov varstva diode za digitalno nožice.

b.
praviš, da je / - pulz med obveznosti obveščanja, ki ni prenesel.
Pomeni, da je v objemko pot razrešnice ESD v / - zap.Moj ugibati (če je dovolj dobra ureditev, pot ESD ni layouted navedeno, da so aa veliko zamudo, in diode, ko Fwd pristranske lahko trenutno) bi, da se vaša objemka je slaba pot v vašem ESD strategijo.
Kot sem rekel prej, ponavadi na nizki napetosti CMOS procesu, ki temelji RC spone časa, da se prepreči težave, ki ima MOS-diode razčlenitev in potisnite nazaj napetost blizu drug drugega.
Tudi jaz dont znanje če imate veliko vpenjala enakomerno porazdeljene po vsej čip.
Običajno je dobra ideja.Si decap delov po zap ugotoviti, kje je nastala škoda ESD?
 
Chang,

Bom poskusil moje najbolje, da vam pomagam.Pišem kar nekaj vprašanj.I dont pričakujem, da boste odgovorili jih vsi mi.To je samo, da vidim, če ste mislili o vseh teh idej.
Vprašanja / Komentarji:
1.Je GNDA in GNDD zvezane, ko naredite preskušanje ESD?Ali je povezana skupaj interno kjerkoli v čip?Ali so dve ločeni zatiči?Če so ločeni zatiči, lahko kravato skupaj, ko naredite preskušanje ESD?
2.Ali ste vse ločene čepov in zap vse kombinacije?Če je tako, se ESD napake v skladu s tistim, kar ste rek približno 4 pins ne?
Moji bi se svetuje, da imajo eni strani za vsako vrsto zap.To je zato, ker če ste zap del, ki je že zapped, da ne bi prehitro kot del je že doživel stres.
3.Ne vidim nič narobe z vašo strategijo ESD, razen ne vem, kaj je razlika med snap-back napetosti in napetosti razčlenitev diode objemko ESD v vašem procesu.Če niso dosti drugačni, diode klešče ESD ni, ki vam daje veliko pomoč, saj je vpenjanje blizu razdelitev napetosti, ki se lahko visoka (~ 7-8V), odvisno od postopka.Ponavadi sem uporabil RC temelji ESDs za spone in sem ponavadi prostor enakomerno throuhout čip.Za primer v zadnjem čip mi smo potrebni za oceno ESD 8kV HBM in smo končali z> 25 vpenjala okoli čipa, ki je bila približno 1.5sqmm.
4.Za kombinacije nožicami, ki so tem, prosim poglejte na pot odvajanja ESD in jih primerjajte s poti razrešnice vezja in se prepričajte o razrešnici pot ESD deluje pred vezje pot more ukrepati.Za to boste morali poznati razdelitev in snap napetosti zadnji strani diode objemko ESD.
5.Upam, da je ESD ratingov za pins, da se ni ESD so vsaj> 500V HBM.Je to tako?Če je to res, lahko vaš dept prepričati, da gredo naprej s sedanjo obliko?(Jaz sem ob predpostavki, nimate vse ali ne želite, da bi več sprememb v design).Veliko krat, kar sem videl, da ESD bonitetne ocene so preveč ocenjeno.Ali je vaša vloga pošteno potreba to visoko ESD?In to je redna ESD spec (HBM ali MM).
6.Ko je vaša DC meritve, si preverite, če diode od proizvodnje do Vdd in GND so vsi nedotaknjen in ni poškodovana?V bistvu, bi vam priporočam pregled, ki so diode nedotaknjen se prepričajte, da lahko vsi diode sprejme ESD tok.
7.Bilo bi dobro, če bi lahko decap nekaterih delov za prikaz, če pride do napake.
8.Čeprav je zelo težko videti v tem smislu simulacijo, če so bila izoblikovana razdelitev napetosti diode, lahko vsaj poskusili bremeniti omejitev (v simulaciji), da 2000V ali karkoli ESD spec in za odvajanje v zanima pin, kot bi v test ESD, in videti, kje so posledica trenutne goes.Boste seveda ne vidim nobenih poškodb v simulacijo, lahko pa bi lahko videli, kjer je trenutno pot.

Ne povej mi, kako to gre.Bom nenehno preverjanje.Če imate več vprašanj, vas prosimo, da se posvetujte.

 
cellphone wrote:

Chang,Bom poskusil moje najbolje, da vam pomagam.
Pišem kar nekaj vprašanj.
I dont pričakujem, da boste odgovorili jih vsi mi.
To je samo, da vidim, če ste mislili o vseh teh idej.

Vprašanja / Komentarji:

1.
Je GNDA in GNDD zvezane, ko naredite preskušanje ESD?
Ali je povezana skupaj interno kjerkoli v čip?
Ali so dve ločeni zatiči?
Če so ločeni zatiči, lahko kravato skupaj, ko naredite preskušanje ESD?

[chang] so ločeni zatiči.
Ja, smo poskusili tie jim together.We to preskusa je upanje to zgodilo, ker so dejansko povezani v PCB.
Ampak, to še ni uspelo.
Rezultati so pokazali, da je ravno v nasprotju s prejšnjo test.
Še vedno iste štiri nožice ni uspelo.
Trije digitalni izhod pin, ki je proizvodnja CMOS in en analogni pin.
Trije digitalni izhod pin ni prenesel Pozitivno do stavke GNDA.
In sicer, dva od njih ni prenesel Pozitivno za IO in ena od njih ni prenesel negativnega impulza, da IO.The analogni pin ni prenesel negativnih utrip IO.2.
Ali ste vse ločene čepov in zap vse kombinacije?
Če je tako, se ESD napake v skladu s tistim, kar ste rek približno 4 pins ne?

Moji bi se svetuje, da imajo eni strani za vsako vrsto zap.
To je zato, ker če ste zap del, ki je že zapped, da ne bi prehitro kot del je že doživel stres.

[chang] smo pogodbo na drugo družbo za test ESD.
To je, merjeno s standardno imenuje mode.Ie, naprava po test za en pin, medtem ko v zvezi vse ostale skupaj.3.
Ne vidim nič narobe z vašo strategijo ESD, razen ne vem, kaj je razlika med snap-back napetosti in napetosti razčlenitev diode objemko ESD v vašem procesu.
Če niso dosti drugačni, diode klešče ESD ni, ki vam daje veliko pomoč, saj je vpenjanje blizu razdelitev napetosti, ki se lahko visoka (~ 7-8V), odvisno od postopka.
Ponavadi sem uporabil RC temelji ESDs za spone in sem ponavadi prostor enakomerno throuhout čip.
Za primer v zadnjem čip mi smo potrebni za oceno ESD 8kV HBM in smo končali z> 25 vpenjala okoli čipa, ki je bila približno 1.5sqmm.

4.
Za kombinacije nožicami, ki so tem, prosim poglejte na pot odvajanja ESD in jih primerjajte s poti razrešnice vezja in se prepričajte o razrešnici pot ESD deluje pred vezje pot more ukrepati.
Za to boste morali poznati razdelitev in snap napetosti zadnji strani diode objemko ESD.

5.
Upam, da ESD ratingov za pins, da se ni ESD so vsaj> 500V HBM.
Je to tako?
Če je to res, lahko vaš dept prepričati, da gredo naprej s sedanjo obliko?
(Jaz sem ob predpostavki, nimate vse ali ne želite, da bi več sprememb v design).
Veliko krat, kar sem videl, da ESD bonitetne ocene so preveč ocenjeno.
Ali je vaša vloga pošteno potreba to visoko ESD?
In to je redna ESD spec (HBM ali MM).

[chang] Na žalost, smo test iz ESD 1000V, 500V korak.
HBM> 2000V, upamo, da pričakujem, da za zamenjavo izdelka, ki je to spec.

6.
Ko je vaša DC meritve, si preverite, če diode od proizvodnje do Vdd in GND so vsi nedotaknjen in ni poškodovana?
V bistvu, bi vam priporočam pregled, ki so diode nedotaknjen se prepričajte, da lahko vsi diode sprejme ESD tok.

[chang] smo spet delati DC meritev za drugi test, ki ESD vezani VDDD in VDDA, FNDD in GNDA skupaj.
Tokrat je pokazala tudi, da ni NMOS Tr.7.
Bilo bi dobro, če bi lahko decap nekaterih delov za prikaz, če pride do napake.

[chang] Ampak stroški presegajo naše zmožnosti.
<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Žalosten" border="0" />
8.
Čeprav je zelo težko videti v tem smislu simulacijo, če so bila izoblikovana razdelitev napetosti diode, lahko vsaj poskusili bremeniti omejitev (v simulaciji), da 2000V ali karkoli ESD spec in za odvajanje v zanima pin, kot bi v test ESD, in videti, kje so posledica trenutne goes.
Boste seveda ne vidim nobenih poškodb v simulacijo, vendar boste morda lahko videli, kjer trenutno pot.

[chang] smo uporabili ggnmos kot moja objemko dioide.
nismo prepričani, če je razdelitev model, vključenih v spice / lib.Ne povej mi, kako to gre.
Bom nenehno preverjanje.
Če imate več vprašanj, vas prosimo, da se posvetujte.
 
Pozdravljeni Chang,

1) Za IO za IO (digitalni) ESD, NMOS proizvodnje voznika je ključno sredstvo za zap ESD.Torej, negativne in pozitivne načine sta ne kaže, da je voznik inverter output ponovno konfiguriran ali postavitve jo previdno.Neuspeh analiza je dober način, da bi našli podrobnosti lokacijo.2) Za digitalne IO, da GNDA negativne zap, namenjene trenutni pot diodo NMOS in velikost je večja dovolj.Zato je treba napako, ki jih povzroča drugih razlogov.

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top