"Edge niso dovoljene ravni v občutljivih pot" v comp

[jay_ec_engg]

Medtem ko se pripravi svoj verilog testbench i am gettting napake

"Edge niso dovoljene ravni v občutljivih pot"
Kaj se lahko razlog?

 

[news]

Okazuje się, że wcale nie tak wiele. Co prawda dzisiaj na płytach montuje się zazwyczaj 12-15 portów, co jest wartością niewystarczającą, ale od czego dodatkowe karty PCI-e z kontrolerami i dodatkowymi złączami? W sumie do przygotowania potrawy konieczne jest 30 … <a href="http://www.frazpc.pl/aktualnosci/576281,Jak-wiele-poczonych-ze-sob-portw-USB-potrzeba-aby-usmay-kiebask.html">Continue reading <span class="meta-nav">→</span></a>

Read more...

 

[Big Boy]

Lahko daš košček vaše izvorne kode?Težko je povedati, ne da bi videl, kaj je narobe.

Mislim, da ste, na primer, stopnja občutljivih register (tj. ravni občutljive paketom) in poskušate dodeliti vrednost, ki mu z roba občutljivih izjavo.

 

[semiconductorman]

Ali u zaslužiti to pri sestavi / simulacija kodo??ki simulatorju, če lahko daste TB kodo?

 

[jay_ec_engg]

Ko sem poskušal simulirati to preskušanje v tistem času, ki prikazuje njene naslednje napake ...."Edge niso dovoljene ravni v občutljivih pot" ..moči kdorkoli pomoč mi?

-----------------------------------------------
modul Temp (CLK,
enableN,
podatkov);

input CLK;
input enableN;
izhodne podatke;

reg [15:0] temp; / / določi znotraj preskušanje

dodeliti data =! enableN?temp [15]: 1'bz;

Vedno @ (negedge CLK) if (! enableN) temp = # 35 (temp [14:0], temp [15]);

navedite
specparam busOff = 40;
specparam nič = 0;

(posedge enableN *> data) = (nič, nič, busOff);

endspecify

endmodule / / Temp

 

[Big Boy]

Ne preveč prepričan, vendar bi to lahko, ker ste določite zamudo med enableN dvig roba in outout podatkov, ko so podatki dodeljen prek stalno nalogo?

Zamude, ki jih določite uporablja za prehod enableN, ko "izhodnih podatkov", odvisno od stopnje enableN (namesto rob).

Kaj, če si določite zamude neposredno v izjavi stalno nalogo?