S
sekarram
Guest
Pozdravljeni, ljudje!Jaz sem nov s tem forumom EDA.Upam, da dobim nekaj odgovorov na moje dvome.
I izdelani 4-bitni ADC.Naslednji korak je najti INL in DNL uporabo MATLAB kodo.
Pred tem, da sem poskušal pisati digitalni izhodi za besedilne datoteke.Ampak ne morem za dosego tega cilja (jaz sem poskušal pisati en digitalni izhod Npr: za 1.2V - 0101 je digitalni izhod).
Rabim kadenca simulirati ADC.Prišel sem, da vem, da sem moral napisati verilog-datoteke za pisanje digitalnih izhodov v besedilno datoteko.(I have attached veriloga datoteko za reference).
Created Simboli za vse (ADC, Verilog-a, zamudo element).Si se potrudil simuliranje uporabo spektra okolje, vendar didnt uspe.
Simulacija mora teči za 6us vendar postanki na 5ns.Pokazala mi zmota kot "Line 38 v verilog-datoteke. Paleto dostop izven meja".Sem celo poskušal z uporabo spetre verilog okolje za simulacijo.Ne morem nadaljevati po tem.
<img src="http://www.edaboard.com/images/smiles/icon_neutral.gif" alt="Neutral" border="0" />
I izdelani 4-bitni ADC.Naslednji korak je najti INL in DNL uporabo MATLAB kodo.
Pred tem, da sem poskušal pisati digitalni izhodi za besedilne datoteke.Ampak ne morem za dosego tega cilja (jaz sem poskušal pisati en digitalni izhod Npr: za 1.2V - 0101 je digitalni izhod).
Rabim kadenca simulirati ADC.Prišel sem, da vem, da sem moral napisati verilog-datoteke za pisanje digitalnih izhodov v besedilno datoteko.(I have attached veriloga datoteko za reference).
Created Simboli za vse (ADC, Verilog-a, zamudo element).Si se potrudil simuliranje uporabo spektra okolje, vendar didnt uspe.
Simulacija mora teči za 6us vendar postanki na 5ns.Pokazala mi zmota kot "Line 38 v verilog-datoteke. Paleto dostop izven meja".Sem celo poskušal z uporabo spetre verilog okolje za simulacijo.Ne morem nadaljevati po tem.
<img src="http://www.edaboard.com/images/smiles/icon_neutral.gif" alt="Neutral" border="0" />