Dvom v zvezi z izjavo, v primeru, VHDL / Verilog

[harisachin]

Običajno uporabljajo pri izjava: Case my_signal je, ko => ...; ko b => ...; ko drugi => ...; konec primeru; Ali obstaja kakšna razlika med zgornjo kodo in to kodo, v glede optimizacije sinteze? Case '1 ', ko je (my_signal =) => ..., ko je (my_signal = b) => ..., ko je (drugi) => ...; konec primeru, sem spoznal od 1. višjo osebo v industriji, da je ta številka dejansko koristno za nekatere razloga. Nisem bil v položaju, da bi dobili razlog od njega zaradi okoliščin. Dejal je, da bo številka 1. syntheisze v več primerjalnih ... Ali lahko kdorkoli prosim pomoč mi najti razlog, zakaj 2. koda je boljša od 1. enega?

 

[permute]

Ta povezava bo pojasniti nekatere od teh: http://www.sunburst-design.com/papers/CummingsSNUG1999Boston_FullParallelCase.pdf

 

[TrickyDicky]

to izgleda kot VHDL. V VHDL, izgleda precej nesmiselno. primeru '1 'samo 1 možnost (ko se nekaj = '1'). In primerih EKBL pravno gospodarstva v tem, ker ocenjujejo, da Drži / Ne drži, ki je drugačne vrste od '1 'bit. Sedaj lahko, to so pomagali v dneh, ko camparaters stroški večje količine logike v smislu odstotka, zdaj pa-adays s sodobnimi napravami je veliko veliko bolje, da napišete kodo, ki ima smisel, ne pa poskusite in shranite čudno LUT / register tukaj in tam.

 

[FvM]

Drugi konstrukt ni niti pravna niti VHDL Verilog sintakso, tako da ni ravno jasno, kateri razliko, da ste se nanašajo na. V nasprotju z Verilog, VHDL ne ve vzporednih primerih (prekrivanje pogoji). In končno, če dve konstrukti so funkcionalno enakovredni, so najbolj verjetno na isti ravni vrata netlist sintezo duting.