dva preusmerilo izhodni tok v simulaciji času, potrebujejo samo eno izhodno

[Mkanimozhi]

Zdravo vsem,
V VHDL rabim narediti modulo 2 powwer b Poleg tega, ko sem dodeli vrednosti za eksponent v sam program je proizvodnjo vrednost kot 0 in simulacije v času, ko jaz dal Gaves za dodajanje, je ob vrednosti in proizvaja dva rezultatov, kot je za mod vrednost 0 in in dejanski prispevek je vsota, rabim, da se prepreči, da vrednost 0 in v mojem času prost dostop samo vse moje opeartions treba storiti, kako to storiti, daj mi ur dragocene komentar

konstanta dve: integer: = 2;
signal storiti: boolean: = false;
začetiprocesa
začeti
čakati na key_r, const_i;
vsota <= key_r const_i;
two_power_b <= dve ** b;
opravljeno <= true;
koncu postopka;

procesa
začeti
počakajte, da opravi = true;
mod_sum <= conv_integer (vsota) mod two_power_b;
sum1 <= conv_std_logic_vector (mod_sum, (n / 2));
koncu postopka;s spoštovanjem
kaniomzhi.m