Dodatno enota po sintezi

[sheikh]

Pozdravljeni Draga sem napisal kodo VHDL in potem to sintezo. Rezultat sinteze vsebuje enoto, da to ni v moji poti podatkov. (V priloženem sliki, med ADD / SUB in register, ki je povezan z njim). je FD (32-bitna D_ff), lahko prosim povej mi, zakaj ISE proizvaja te naprave po sintezi? in kako lahko spremenite kodo, da dodate / SUB povezavo REG_4 neposredno? Glede Mostafa [KODA] mux4: mux_2x1_32bit pristanišče zemljevid (INPUT1 => C1_sig, vh_dat2 => C3_sig, SEL => Select_1, PROIZVODNJA => out_mux4_sig), proces (CLK) začeti if (CLK = '1 'in clk'event), nato pa, če add_sub_0 = '0', potem out_Add_sub_1_sig CLK, Iskopavati => C4_sig) [/KODA]

 

[ads_ee]

šejk, out_Add_sub_1_sig je knjiga, ki ste ji sledi vaša REG32_bit stopnje. Sytnthesis proizvajajo točno tisto, kar kodirani. Jaz ne vidim problema. Če ne želite dodatno registrirati odstranite Reg_4 primerek in izvedbo odstop C4_sig