Divider

[jene2in]

Hi,

Ali kdo ve, algoritem za delilnik objavljeni na OpenCores.
http://www.opencores.org/cvsweb.shtml/dividers/rtl/verilog/div_uu.v

Jaz sem bolj seznanjeni z VHDL, in to je malo težko razumem delilnik kodo v Verilog tako da je bil začuden če kdorkoli moči pomoč mi s algoritem ali psevdokod.Hvala.

 

[ds18s20]

IMHO opencores zanič.

Jaz bi poskusil strani ZDA, ki je daleč način koristen, na primer www.fpga4fun.com je nekaj res enostavnih primerov

~ B

 

[VSMVDD]

vse algurithm večinoma temeljijo
o ordinals

imate osnovno ordinalno
pravijo osnovo 16

bo to imelo stuct všeč

/ / # Define ordinal_zero 0 / / (null zaporedna ponavadi ne uporabljajo druge, ki so se vežejo na drugo zaporedna za ,1 ,01 ,001 tj 1 deli z čas)
# Define ordinal_one 1
# Define ordinal_two 2
# Define ordinal_four 4
# Define ordinal_eight 8
# Define ordinal_sixteen 16

potem lahko uporabite ordinalnih v smislu časa / code
zgraditi poklicati nazaj na delo structs, kaj hočeš

Študija PGP SDK in youll videti, kako to deluje

 

[Yuphone]

dobro, da je blog članek o delilnika.
http://www.cnblogs.com/oomusou/archive/2008/07/16/verilog_clock_divider.html

To je v kitajščini, vendar pa lahko uporabite Google Jezikovna orodja prevesti v angleški jezik.

Poleg tega je zelo podrobno tako obrazložitev in Verilog HDL opis.

 

[ds18s20]

Yuphone napisal:

dobro, da je blog članek o delilnika.

http://www.cnblogs.com/oomusou/archive/2008/07/16/verilog_clock_divider.htmlTo je v kitajščini, vendar pa lahko uporabite Google Jezikovna orodja prevesti v angleški jezik.Poleg tega je zelo podrobno tako obrazložitev in Verilog HDL opis.

 

[jene2in]

Hvala!