Divider == Counter?

[Smisel]

Živjo!

Ali je zmeraj lahko ugotoviti, da boj proti = Divider in Divider = Števec?

I posebej pomeni v tako PLL vrnil iz VCO ..."÷ N" blok, je števec ali divider?

Treba je multimodulus kajne??za uporabo kot frekvenca.Synthesizer!

No, praktično gledano, kako se lahko spremeni števec ali delilnikom?

Predvidevam, da bomo morali spremeniti, da z uporabo "jasnih" in "reset" itd signale, vendar bo to imajo različne zamude razdeljena signalov ...

Je kdo razumevanje "kako multimodulus delilnika delo" lahko razloži mi to?

Na zdravje,

- Knack

 

[eternal_nan]

Si lahko predstavljate delilnika kot števec, da impulzi en izhod bit 'high', ko število vrednost 0x0.Potem zgraditi števec, ki šteje navzgor (ali navzdol) do (iz) programljivo vrednost, obloge in ohranja štetje.Kadar koli je obloge, je proizvodnja visoko pulzirno za cikel.To vam bo dala več modulom N ali M delilnika.Za delovno mesto delilnika ta pristop na splošno ne zadošča, ker zelo izkrivljeni ciklusom, na izhod.

 

[Smisel]

Ja ..Ti si super!

Ampak praktično, kako moči jaz zaslužiti contineous razpon vrednosti N ali M vrednote, ki divider razkoraka z njimi?

Lahko zagotovi vzorec enostaven primer takšnega delilnika?da se lahko razdeli na primer vrednote 180-280 enotnosti s konstantnim korakom! ..Ali obstaja kaj takega v praksi?

Thnx znova

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Nasmeh" border="0" />- Knack

 

[eternal_nan]

V verilog za 16 bitne divider (1-65536):

input CLK;
input [15:0], N;

output DIV_CLK;
reg DIV_CLK;
reg [15:0] counter;

Vedno @ (posedge CLK) začeti
if (counter == N) counter <= 16'h0000;
else counter <= counter 1'b1;
DIV_CLK <= (counter == 16'h0000);
konec

 

[Smisel]

eternal_nan, kako moči jaz zahvala u!

Ampak jaz nimajo licenco za verilog, imam enega do Verilog-le!Vaša koda ni mogoče uporabiti za to ..

Poleg tega, jaz upanje zadobiti blok shema za razdelilcem ali Flip-Flop ravni shematični ali nekaj podobnega ..

Thnx anyway
- Knack