design digitalni ckt s 50% delovnega cikla?

[abhineet22]

1.You dobijo 100 MHz uro, uro Design 33,3 MHz, z in brez 50% delovnega cikla?
2.Design razkorak do 3 sekvenčno vezje s 50% delovnega cikla.?

3, Design razkorak do 5 sekvenčno vezje s 50% delovnega cikla.?

4.Which ena je superioren ali Synchronous Asynchronous Reset Ponastavi, Pojasnite

 

[IanP]

Poskusite te stvari:
http://www.xilinx.com/xcell/xl33/xl33_30.pdf
Tam boste našli veliko 50% dajatev deviders cikla (1,5, 3, 5 ....).
Vso srečo in meni,
IanP

 

[sanJerry2004]

Ne pozabite uporabo COUNTER lahko naredite 50% dajatev uro.In Decimalna frequecy potrebujejo nekaj spretnosti.

 

[tut]

http://www.edaboard.com/download.php?id=30847

Za reset razpravo glej, http://www.edaboard.com/viewtopic.php?t=115350
ALI http://www.sunburst-design.com/papers/CummingsSNUG2003Boston_Resets.pdf

upanje to pomaga ..

 

[nand_gates]

Tukaj gre verilog koda za div, ki jih 3 in 5 s 50% delovnega cikla!

Code:

modul div3 (/ * AUTOARG * /

/ / Outputs

clk_out,

/ / Vhodi

CLK, reset

);

input CLK;

input reset;

output clk_out;

reg [1:0] CNT;

reg cnt_1_r;dodeliti clk_out = cnt_1_r | CNT [1];Vedno @ (posedge CLK ali negedge reset) začeti

if (! reset) začeti

CNT <= 0;

end else začeti

if (CNT == 2)

CNT <= 0;

še

CNT <= CNT 1;

konec

konecVedno @ (negedge CLK)

cnt_1_r <= CNT [1];

endmodule / / div3
modul div5 (/ * AUTOARG * /

/ / Outputs

clk_out,

/ / Vhodi

CLK, reset

);

input CLK;

input reset;

output clk_out;

reg [2:0] CNT;

reg cnt_1_r;dodeliti clk_out = cnt_1_r | CNT [1];Vedno @ (posedge CLK ali negedge reset) začeti

if (! reset) začeti

CNT <= 0;

end else začeti

if (CNT == 4)

CNT <= 0;

še

CNT <= CNT 1;

konec

konecVedno @ (negedge CLK)

cnt_1_r <= CNT [1];

endmodule / / div5

 

[eeeraghu]

Tukaj je zaplembe, ki so lahko koristni.
Oprostite, toda morate prijavo na ogled te priloge

 

[srik_naidu]

živjo,
poskusite to povezavo,
http://www.play-hookey.com/digital/frequency_dividers.html