delimo veliko bit številke v Verilog (Spartan 3e)

[user_asic]

Delitev ni ena izmed najlažjih nalog izvajati v digitalnih sistemov.Vendar imam sistem, ki bo tako zelo veliko število malo nad of100 bitov.Jedra, ki jih je chipscope ne more ravnati to vrsto velikih razdelka.Kako rešiti to vprašanje?

 

[headup]

u mora prebrati več o delitvi - zaporednih metod v FPGA niso toliko.i razviti svoj polni cevovodne delilnika (non-obnavljanje algoritem), ampak če u želite uporabljati več kot 16 / 8 bitov zamude med izvedbo in-opravlja rezin je prevelika hitrost in zmanjša (lahko pod 150Mhz).Če u biti brez deliti velike številke - poglej okoli za druge odločitve od vaših temeljnih alogrithm brez delitve (ali nekaj takega, ki temelji na>>) ali mislite, da za z = x.(1 / y), pri čemer je 1 / y je iz Iskanje mizo z nekaj napak iz grobe.naloga je res težko.u je bil objavljen na vaša vprašanja o nekaj kode v forums.xilinx.com (sinteza krovu), ali sem narobe?

 

[user_asic]

No, moram približati zlatega reza z uporabo Fibonaccijeva števila.Kot ste zdaj, te številke dobil izredno veliko.Ne poznam nobene druge poti, da to storijo.In pač res, tudi jaz vprašal nekaj vprašanj glede na Xilinx.

 

[mux_master]

100 bitov se zdi kot zelo veliko.Ampak, če je to potrebno za vašo prijavo sem ugibati boste, da so oblikovanje lastnega vezja delilnika.Jaz sem ugibati kateri koli standard delilnika vezja lahko narašča.