DDR2 krmilnik nalaganjem na krov problem?

[verilog_always]

živjo,

V kodo sem pisno nisem mogla priti wdata_req iz DDR2 krmilnik tako, da vedno ostane v stanju 1.zakaj se to dogaja? Spodaj je voznik, ki federalci za DDR2 krmilnik IP jedro in nato FPGA.V izhod sem, ne bova se wdata_req od DDR2 in nisem mogel premakniti drugi državi

S0: začeti
stanje <= (ddr2_ready)?s1: S0;
wr_req <= (ddr2_ready)?1'b1: 1'b0;
naslov <= (19'd0, števec);
rd_req <= 1'b0;
velikost <= 2'b01;
konec
s1: začeti
wr_req <= 1'd0;
if (ddr_wdata_req)
začeti
wdata <= (28'd0, števec);
counter <= counter 4'd4;
stanje <= (counter == 4'd12)?s2: S0;
biti ≤ 4'hf;
konec
še
začeti
stanje <= s1;
konec
konec

 

[adamsogood]

so usmerjene v Xilinx čipa in uporabo orodij za MIG?kakšen IP ga uporabljate?

moja izkušnja je, da vaš DDR zahteva ni bila vzorčena z DDR IP jedro.

 

[verilog_always]

I am ciljanje stratix II naprava @ ltera IP jedro

 

[cfriend]

1, kar ste ga uporabili, je example_driver?
2 Kako dobiti "wdata_req" stanju?z signaltap?
3 Kako o local_ready signal?
4 Ali imate DDR2 Controller IP licenco?