DDR krmilnik in ure

[yuvalkesi]

Živjo, Pišem DDR1 krmilnik v VHDL (začetnik @ DDR, vendar pa preberite spec in list) in ob težko razumeti ure na sistemu si oglejte v tej povezavi, stran 3: http :/ / www.latticesemi.com/lit/docs/refdesigns/rd1020.pdf (btw, vem Lattice imeti upravljavca, ki temelji na tem listu, samo želim, da to storite mysetlf). Prav tako sem priloženo sliko (1). Ne razumem, kaj je razlika med CLK in ddr_clk. Recimo, da govorimo o ddr266 (tako ura freq je 133MHz). Kateri je 133MHz? CLK, ali ddr CLK? ki je 90deg faza? Prav tako sem poskušal v altera, da bi našli nekaj odgovorov ... [Url = http://www.altera.com/products/ip/iup/memory/m-nwl-mobile-ddr-sdram.html] Mobile DDR SDRAM Krmilnik Core [/url] Glej sliko samostojni (2). Tam je tudi 2 vrsti ure (CLK in ext_clk). Kakšna je razlika med njima? Imam 50MHz ura na moji ladji. Razumem, da moram narediti 133MHz uro iz nje s pomočjo PLL (v mojem Cyclone II). Ampak kaj so vse te ure uporablja? Hvala! Tom

 

[j_andr]

specifikacija zahteva vir podatkov [vaš krmilnik] uskladiti ure pobočja sredi podatkov veljavnega okno, tako zun. DDR ni, da bi vse ure v izmenah, če logični krmilnik deluje s CLK za zapiranje izhodnih podatkov v pomnilniku, je pripraviti EXT_CLK, ki kompenzira notranji krmilnik zamude, upravljavec pošlje podatke, usklajene na uro pobočju, tako da zajame jih pravilno v FPGA krmilnik za premik ure, za ~ 90 stopinj, JA

 

[yuvalkesi]

Pozdravljeni, hvala za vaš odgovor. Torej, če prav razumem, vse te ure imajo isto frekvenco (npr. 133MHz)? In eden izmed njih je 90deg faza usklajena? Tom

 

[j_andr]

Regulator => DDR [KODA] CLK (133) ___ / --- \ ___/--- \ ___/--- \ ___/--- \ ___/---- ext_clk (133) ___ / --- \ ___/--- \ ___/--- \ ___/--- \ ___/---- DQS --- HZ ---------- \ ___/--- \ ___ / - - \ ___/--HZ- data2ddr ===== HZ ========== | | D0 D1 | D2 | D3 | === HZ == [/KODA] DQS [podatki bliskavice] faza uskladiti ext_clk, data2ddr osredotočeni na DQS običajno CLK shrani D0 in D1 v 2 izhoda registrov in se uporablja tudi kot multiplexer preklop med D0 in D1 DDR => Krmilnik [KODA] ext_clk (133) ___ / --- \ ___ / --- \ ___/--- \ ___/--- \ ___/---- DQS --- HZ ---------- \ ___/--- \ ___/--- \ ___/--HZ- data2ctrl ======= HZ ========== | D0 | D1 | D2 | D3 | === HZ == med. registracija ======================== | D1D0 | D3D2 | ====== [/KODA] DQS [od ddr] je notranje [DLL] preusmerila na zapah D0 na pol. In D1 o neg. rob, nato clk_90 na pos trgovin roba obe vrednosti v JA "enotne stopnje ura domene"