cevovodov v Verilog

[Aymen]

napisal sem to kodo za opravljanje kompleksnih množenje 2 številk s konjugata drugo številko:
Code:modul PipedCompMultConj (CLK, DR1, di1, DR2, di2, drout, diout);

input [3:0] DR1, di1, DR2, di2;

input CLK;

izhod [7:0] drout, diout;

žice [7:0] R1, R2, R3, R4, R5, R6;reg [15:0] IR;

reg [31:0] PR1;

reg [31:0] PR2;

reg [15:0] OR;dodeliti drout = OR [7:0];

dodeliti diout = OR [15:8];mult_pipe m1 (IR [3:0], IR [7:4], r1);

mult_pipe m2 (IR [11:8], IR [15:12], r2);

mult_pipe m3 (PR1 [23:20], PR1 [27:24], r3);

mult_pipe m4 (PR1 [19:16], PR1 [31:28], r4);cla8_adder c1 (R5, PR2 [7:0], PR2 [15:8]); / / realni del

cla8_sub c2 (R6, PR2 [23:16], PR2 [31:24]); / / imaginarni delVedno @ (negedge CLK)

začeti

IR <= (di2, di1, DR2, DR1);

PR1 <= (IR, r2, r1);

PR2 <= (r4, r3, PR1 [15:0]);

ALI <= (R6, R5);

konecendmodule

 

[wadaye]

Hi Aymen ,

Mislim, da izvajanje je v redu.Lahko tudi sintezo, da bi videli, kaj boste dobili.

 

[Aymen]

zahvala u zelo wadaye, sem sintetizirajo ta oznaka uporablja Xilinx z in brez cevovodov.Največja frekvenca, pridobljene s cevovodov je manj kot primer brez cevovodov.
!!!???

 

[echo47]

S Xilinx FPGA kot Spartan-3 in Virtex-II, morate biti še posebej previdni, ko cevovodov krovne organizacije.To zahteva več registrov, kot bi jih običajno pričakovali.Previdno preuči in sintezo rezultatov časa za prikaz, kaj se dogaja.

Prepričan sem, da ASIC tehnike so različne.

Z orodji Xilinx, lahko uporabite navadne * - Verilog operaterji namesto aritmetične instantiating modulov.Mislim, da je koda omogoča lažje branje.

Mimogrede, lahko to storite kompleks množenje s 3 in 5 javnega seštevalnike.

 

[Aymen]

Citat:

Mimogrede, lahko to storite kompleks množenje s 3 in 5 javnega seštevalnike.

 

[Aymen]

Please help

 

[tarkyss]

na primer
x = a bi
y = c di
realno = ac-bd
im = (a b) (c d)-ac-bd
Zato morda največje zamude med postopka je enak, to ne spremeni, čeprav ste dodali dodatno stopnjo
v primerjavi s unpipeline strukturo, strucure plinovod Excute enako delujejo v več ciklih, tako da se lahko hitreje pogostost,
kot za kodo, čeprav dodate ekstra fazi, vendar delujejo na največji dont pot zmanjšanja

 

[echo47]

Katere vrste Xilinx FPGA uporabljate?

Kaj so ti mult_piped in cla8 modulov?Xilinx orodja ne vsebuje takih modulov.Nekaj minut kasneje ...Oh moj bog, si z uporabo tega?
http://www.pldworld.com/_hdl/1/www.doulos.co.uk/models/model_9901.htm

Nisem študiral to oznako, ampak na prvi pogled izgleda preveč zapleten, in narobe cevovodov za Xilinx FPGA.

Ali res potrebujete samo 4-bitno množenje?Mislim, da ena Xilinx multiplikacijskega blok lahko naredimo dva majhna množenja hkrati.

 

[tarkyss]

mimogrede, če je le 4 bite multiplikator
stroškov strojne opreme za 3 in 5 multiplikatorjev seštevalniki
morda ne bo bolje kot 4 krovne organizacije in 2 seštevalniki

 

[Aymen]

Citat:Ali res potrebujete samo 4-bitno množenje?
Mislim, da ena Xilinx multiplikacijskega blok lahko naredimo dva majhna množenja hkrati.

 

[echo47]

Glej opombo app 467, stran 6, "Dva Multipliers v enotnem primitivno".Imam ne preizkušen to.
http://direct.xilinx.com/bvdocs/appnotes/xapp467.pdf