Case izjavo za polja v vhdl

[sandy.vb]

hi, medtem ko o razglasitvi primeru izjavo v VHDL primer je , ko => ..... , ko => ..... end primeru , če zgodi, da bo array, in če se zgodi, da je treba bit vektorji, npr. B "0010110", prevajalnik utripa napake, ki v bistvu pravi, da taka izjava ni veljavna. Ali obstaja način, da dobite nizi primerjavi znotraj primeru izjavo v VHDL? hvala vnaprej.