Cadence ncmirror enakovredno za mešani VHDL / Verilog design

[RonC]

Ali obstaja način v toku Cadence simulacija (ncsim) za dostop do hierarhični signal Verilog iz testbench VHDL, ali hierarhično VHDL signal iz testbench Verilog? Cadence je nc_mirror funkcijo, ki ponavlja hierarhično navajanje zmogljivosti Verilog, vendar je tam mešana jeziku enako?