BSD in SCAN vstavite vprašanje

H

HolySaint

Guest
I doda pad celic v rtl vrh modula,
kako lahko vstavite BSD v moji design?
Imam dve metodi (I uporabe snps DC),
===============
top.v> top_bsd.v
top_bsd.v drugi modul> netlist.v
netlist.v> netlist_dft_ins.v
netlist_dft_ins.v> atpg
===============
top.v drugi modul> netlist.v
netlist.v> netlist_bsd_ins.v> netlist_dft_ins.v
netlist_dft_ins.v> atpg
===============

katerih je eden pravico tok?
drugo, ko sem check_bsd orodja coundn't najti svoj pad celice in Šime z blazinico celice "input in output, spremenila priključiti žice, ki gened z orodji.

Kdo lahko daje mi nasvet?
Hvala!

 
i ne drugo
vendar, ko sem SIM neto zavzel napake

Samo takole:
V času 3454695000: Napačen odgovor output (xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx, pričakuje x0xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx)
Na etiketi "34544 AC Input vlaka vektorjev EXTEST_TRAIN Shift-IR"vendar, ko sem SIM na rtl_bsd.v ni napaka.

 
Mislim, da teh dveh tokov so enakovredni.

In za napako, to je težko povedati brez prave primer.

DC je neumno.To pogosto nadomeščajo pad celic za standcell če niste določili, ne dotikaj se na tiste blazine.Upam, da
je samo to vprašanje.

HolySaint wrote:

I doda pad celic v rtl vrh modula,

kako lahko vstavite BSD v moji design?

Imam dve metodi (I uporabe snps DC),

===============

top.v> top_bsd.v

top_bsd.v drugi modul> netlist.v

netlist.v> netlist_dft_ins.v

netlist_dft_ins.v> atpg

===============

top.v drugi modul> netlist.v

netlist.v> netlist_bsd_ins.v> netlist_dft_ins.v

netlist_dft_ins.v> atpg

===============katerih je eden pravico tok?

drugo, ko sem check_bsd orodja coundn't najti svoj pad celice in Šime z blazinico celice "input in output, spremenila priključiti žice, ki gened z orodji.Kdo lahko daje mi nasvet?

Hvala!
 

Welcome to EDABoard.com

Sponsor

Back
Top