blokiranih in Distributed Ram sklepati na Xilinx FPGA

[kil]

Hi all,

Zakaj v Xilinx blokira Ram in Distributed Ram se infered, ko je READ_ADD registerd (blokirana RAM) in kdaj ne registerd bo infered kot Distributed RAM.

Hvala
Kil

 

[echo47]

Xilinx Block RAM iz silicijevega ima stalni naslov input register, ki jih ni mogoče obiti.To z drugimi besedami, Block RAM ne more storiti asinhrona bere.Če vaš HDL ne vsebuje podobne register, nato pa sintezo orodje ne more uporabljati Block RAM, in ne smejo pasti nazaj k uporabi Distributed RAM.