bi> VHDL verilog kode syntsisable ???????

[tom_hanks]

imam kos VHDL kode, ki sem synsithsis in vse, kar je pravilno delovala ..
Zdaj pišem verilog kodo za asynchrous Tr-Rx ..
Želim vključiti svoj VHDL kode z verilog?
.. mogoče ne?

Ali lahko dodam boths, netlist in jo naložite na FPGA ..

je torej poljuben orodje EDA za to?

TIA,
tom

 

[news]

<a href="http://www.komputerswiat.pl/nowosci/internet/2010/50/wyslij-mowiaca-kartke-swiateczna.aspx"> <img align="left" src="http://www.komputerswiat.pl/media/2010/350/1566081/ivona-zaj.jpg" /></a> Jeśli macie ochotę wysłać na Święta nietypową kartkę, warto odwiedzić tę stronę.<img width='1' height='1' src='http://rss.feedsportal.com/c/32559/f/491281/s/10a9c4d8/mf.gif' border='0'/><br/><br/><a href="http://da.feedsportal.com/r/88740561345/u/0/f/491281/c/32559/s/10a9c4d8/a2.htm"><img src="http://da.feedsportal.com/r/88740561345/u/0/f/491281/c/32559/s/10a9c4d8/a2.img" border="0"/></a>

Read more...

 

[Davorin]

V Alteras qu (at) rtus (mislim, da tudi v Xilinx ISE in drugi) lahko zmešamo obe VHDL / Verilog kodo in tudi drugih (kot je shematičen).Ampak za primer, če topfile je Verilog, kot bi smeli dodati ovoj verilog kodo za modul VHDL vključiti.

To temo so že obravnavali tukaj na:

http://www.edaboard.com/viewtopic.php?t=73855&highlight=verilog vhdl

 

[ashishjindal76]

Živjo!
v ISEWebpack 5,2 n up u can do it.če pa gre za shematski u i oblikovanje mnenja, da je tekoč v obstati zelo lahka naloga, saj u dont morali napisati kodo za povezovanje obeh modulov, namesto u Samo priklicati sestavine povežejo z mrežami n žic neposredno n ur synthesisable koda bi se ustvarijo samodejno.

adijo
Ashish

 

[ylscqu]

mentor's FPGA adv (at) ntage lahko tudi to

Best upoštevanju

 

[Skynet]

Živjo.

FPGA orodja lahko opravljal mešane HDL sinteze, in za izvedbo simulacije, morate simulator, da ima ta Mešani HDL funkcijo ..Modelsim ima to funkcijo, vendar morate kupiti licenco od Modeltech.Altera qu (at) rtus lahko izvajajo simulacije z mešanim HDL, vendar menim, da je zelo zelo počasi ...

 

[tom_hanks]

Hiya,
moči u izročiti neki idejo o mentorja FPGA adv (at) ntage ...
delati u življati demo ali tutorial tega paketa?

tom

 

[Davorin]

Glej tukaj: hxxp: / / www.mentor.com/fpga-advantage/

 

[CatKing]

z orodji lahko storite mešanih HDL-design.Samo pozor vmesnik (instanciation) of VHDL in verilog modulov.