ALTIUM: Multi Part Component in PCB / Shematski povezava?

[alexglvr]

Pozdravljeni, V schlib mojega ALTIUM projekta, sem opredeljena Xilinx FPGA kot multi-sestavni del (PARTA: Bank0, PARTB: banke1, PARTC: banke2, PARTD: banke3, parte: Supply). Odločil sem se za uporabo hierarhičnih shematski zasnovo z eno sub shematično na delu FPGA. Potem, zgornjo ročico shematski izvaja vse FPGA sub shematično, da se opredeli celotno vezje FPGA. Najvišji ravni shematski izvaja 5 tega kroga opredeliti 5 FPGA Board. To daje tej Shematski hierarhije: TOP.sch ....|_ FPGA.sch x 5 ...........|_ Bank0.sch ...........|_ banke1 . sch ...........|_ Bank2.sch ...........|_ Bank3.sch ...........|_ Supply.sch Problem je, ko sem to "Design \ Update PCB dokument TOP.pcbdoc" moj ustvarjen PCB nima 5 FPGA pa 25 (eno na Subcircuit) ... Se mi ne zdi, kako se rešiti da ... Bi lahko prosim pomagajte mi? Hvala, Alex

 

[Anonymous_Ricky]

Obstaja tutorial v Altium za "Multi stanja in Multi Channel Design" pojdite skozi to. To vam bo pomagal. Ricky

 

[alexglvr]

Sem prebral, vendar ne uspe najti, kako ravnati z mojem primeru ... Sem preživel jutro poskušal stvari, in sem zdaj več informacij ... Tukaj je moja shematskimi Hierarhija: TOP.sch .. | _FPGA.sch ........|_ Bank0.sch ........|_ Bank1.sch ........|_ banke2. sch ........|_ Bank3.sch ........|_ Supply.sch NB: komponenta FPGA je bila to opredeljuje kot sestavni del več delov (XC6), in vsak del komponenta se uporablja v eden od FPGA.sch sub-vezje (Bank0.sch uporablja XC6_1A,, Bank1.sch uporablja XC6_1B, itd ..) 1. Če je moja TOP design (TOP.sch) izvaja 1 FPGA strukturo (en list simbol, ki kaže na FPGA.sch), deluje dobro. Moja ustvarila PCB ima eno FPGA. 2. Če je moja TOP oblikovanje uporablja več struktur FPGA, potem sub-vezje se zdi, ni mogoče ugotoviti in imam odtis na FPGA sub-vezje, na ustvarjen PCB In vendar, lista simbolov na TOP shematični, da instanciate FPGA.sch storiti ni enako oznako, niti enako Unique ID ... Videti je, če ALTIUM ni bilo vodenje po hierarhiji ravni FPGA.sch. Nato se ukvarja več sestavnih delov FPGA del, vendar ne uspe, da jih pravilno združiti za ustvarjanje sestavina ... Nekateri pomoč prosim? Alex