> Ali lahko gen test vektorji brez testbench?

[jelydonut]

Ali obstaja dober software ali podjetij, tam zunaj, ki lahko ustvarjajo test vektorji iz samo netlist?

jelydonut

 

[feel_on_on]

kaj ur netlist?Verilog RTL netlist?

 

[jelydonut]

umm se lahko meša Verilog / VHDL RTL, ali Technology odvisni.

jelydonut

 

[feel_on_on]

ne, u treba napisati testcase!potem lahko u ustvarijo test vektorja vala datoteke

 

[shnain]

Hi all,

Ste speeking funkcionalnih test ali atpg?

če je potem atpg tetramax orodje iz synopsys je dobra stvar, da poskusite.
morate le vrata netlist in nekaj nastavitev skripte.

S spoštovanjem,
Said.