L
Lego256
Guest
Hi tukaj. Poskušal sem design OPA iz papirja "Constant-gm Constant-Slew-Rate High-Bandwidth Low-Voltage Rail-to-Rail Input CMOS Stage za VLSI Cell knjižnice" z Juan M. Carillo. Ampak se bojim, da je precej problem v tem prispevku. Glede na to, naprej usmerjene vezje sliki 2.b, je trdil, da odpoved 1 gm0 na sredini vstopnega skupni obseg način, in da se strinjam, ampak to naj bi odpoved 1 Ib, kot tudi, in da jaz ne. Za mene, izhod DC tok poteka od 1 do 3 Ib Ib s skupnim napetosti način, da ne ostane pri 1 Ib, kot je navedeno. Za moj design, kot sem uporabo zložiti odru cascode obremenitve, bi enosmerni tok razlike povzročajo pristranskost spremembo, da bi bilo zelo moteče. Torej, imam prav, ali ne motim? In če imam prav, se lahko spomnite način za rešitev tega? Mislil sem, da spremembe pristranskost napetost obremenitve fazi (napetost na vratih in M7 M8, slika 5), jaz še vedno sprašujem, kako to izvesti ... Hvala! Lego