C
cfreng2
Guest
Hi all,
Mi lahko kdo pomaga rešiti to težavo?ali vsaj mi nič, tako da se glasi, da bi mi pomagali odgovoriti na ta problem.
Tukaj je:
A Sinkroni mešanim signalom čip za delo na 750 MHz, ima enako uro
vir, vendar neodvisno ura drevesa za A / D pretvornik (ADC) in digitalni Signal procesor.Obe ura tree vstavljanje zamude so odvisne od pogojev poslovanja.ADC ura vstavljanja zamuda 1.2nsą0.1ns in digitalno uro tree vstavljanje zamuda 1.5nsą0.1ns.Poleg tega lokalne Iskrivljavati obeh ure je ą70ps.The ADC izhodna register in prejemajo multivibrator za brisanje na digitalno strani so robovi sprožijo in setup časih 70ps, clock-to-output zamud 150ps in 100ps držite krat.Pridobiti minimalno in maksimalno logike zamude za blok combinational logikemed ADC registrov in flip-flops na digitalni strani.
Mi lahko kdo pomaga rešiti to težavo?ali vsaj mi nič, tako da se glasi, da bi mi pomagali odgovoriti na ta problem.
Tukaj je:
A Sinkroni mešanim signalom čip za delo na 750 MHz, ima enako uro
vir, vendar neodvisno ura drevesa za A / D pretvornik (ADC) in digitalni Signal procesor.Obe ura tree vstavljanje zamude so odvisne od pogojev poslovanja.ADC ura vstavljanja zamuda 1.2nsą0.1ns in digitalno uro tree vstavljanje zamuda 1.5nsą0.1ns.Poleg tega lokalne Iskrivljavati obeh ure je ą70ps.The ADC izhodna register in prejemajo multivibrator za brisanje na digitalno strani so robovi sprožijo in setup časih 70ps, clock-to-output zamud 150ps in 100ps držite krat.Pridobiti minimalno in maksimalno logike zamude za blok combinational logikemed ADC registrov in flip-flops na digitalni strani.