ura in obnovitev podatkov

EDAboard.com Forum Index -> PLD, SPLD, GAL, CPLD, FPGA Design -> ura in obnovitev podatkov

Avtor

Message

vinod_g

Joined: 29 november 2006
Posts: 72
S pomočjo: 6

30. december 2008 7:10 ura in obnovitev podatkov

Potrebujem CDR (ura in obnovo podatkov) modul. Ali je že na voljo v FPGA ali moramo za oblikovanje?

Nazaj na vrh

Google
AdSense
Google Adsense

30. december 2008 7:10 Oglasi

Nazaj na vrh

ducna

Joined: 19. januar 2006
Posts: 16

06 Jan 2009 5:06 Re: ura in obnovitev podatkov

Jaz sem familar s Xilinx, tako da nimam pojma, za druge družine, ampak mislim da so povsem enake. V Xilinx, ni sestavni del CDR, vendar na srečo obstajajo nekateri App opombe, kot so: xapp224, xapp250, xapp868, ... zelo usuful za vloge CDR. Prav tako lahko preverite na internetu z google, je veliko informacij za vas

Hope this helps,

Nazaj na vrh

amitjagtap

Joined: 10. januar 2007
Posts: 124
S pomočjo: 6

23. januar 2009 11:53 ura in obnovitev podatkov

živjo
V nekaterih FPGA CDR obstaja. V Xilinx FPGA menedžerjev ure so tam. U lahko design enostavno n CLK obnovo podatkov ckt z robom detektorja in visoke frekvence števec ....

Nazaj na vrh