Design 16 bit CPU za obdelavo slik vloge

EDAboard.com Forum Index -> PLD, SPLD, GAL, CPLD, FPGA Design -> Design 16 bitni CPU za obdelavo slik vloge

Avtor

Message

N! C @

Joined: 10. avgust 2008
Posts: 3

24. avgust 2008 13:00 Design 16 bit CPU za obdelavo slik vloge

kako napisati VHDL kodo za izvajanje matriko za obdelavo slik.

pls pomoč ..

zahvala u. ..

Nazaj na vrh

Google
AdSense
Google Adsense

24. avgust 2008 13:00 Oglasi

Nazaj na vrh

avimit

Joined: 16 november 2005
Posts: 417
S pomočjo: 69
Lokacija: Fleet, UK

24. avgust 2008 23:37 Re: Design 16 bit CPU za obdelavo slik vloge

Prva stvar je, da delcare array tipom, ki lahko imajo matriko.
Potem lahko napišete funkcijo, ki se v 2 kot matrike kot surovine, in nato multipies elemente, kot niz v matriks razmnoževanje in vrne niz, ki izhajajo iz rezultatov.
Ampak moram opozoriti, da je "funkcija" je vedno večkombinacijskih izvajanja. Z uporabo funkcije za mat razmnoževanje, lahko na koncu massvely vzporedno strojne opreme, ki bo precej zajetno.
Drugi način je, da razmišljati o zaporednih način razmnoževanja elementov, in shranjevanje rezultatov v spomin ali registre enega po enega. Thats kaj sem storil, ko sem izvajala Predlog Ocena algoritem za MPEG-4.
Upanje to pomoč,
Kr,
Avi

Nazaj na vrh