electronics forum

Pravila | Recent posts | RSS temo | Iskanje | Registracija | Prijava

CPU @ RTL Design - Verilog (s celotno dokumentacijo)

EDAboard.com Forum Index -> PLD, SPLD, GAL, CPLD, FPGA Design -> CPU @ RTL Design - Verilog (s celotno dokumentacijo)

Avtor

Message

yahootew3000

Joined: 20. avgust 2007
Posts: 26

14. november 2007 3:50 cpu design verilog

Uvod v Oblikovanje CPU z RTL Approach.
To CPU je preprost 8-bitni procesor z 8-bitni naslov bus. Arhitektura temelji na akumulator, ki temeljijo design. Navodil, ki so razvrščene v nekaj kategorij, ki je prikazan kot spodaj:

1. Podatki manipulaciji
a. ADD X Dodajanje vrednosti v spomin na akumulator.
b. SUB X odštejemo vrednost v spomin na akumulator.
c. XOR X Exclusive-OR logična operacija vrednost v spomin na akumulator.
d. IN X izvaja in logična operacija vrednost v spomin na akumulator.
e. ADR Dodaj med registri.

2. Prenos podatkov
a. MVI Move takojšnje podatke iz registra.
b. MVD Premakni iz pomnilnika podatkov iz registra.
c. MOV Premikanje podatkov med registri.
d. LDA X Load pomnilnik podatkov akumulator.
e. STA X Vstavite akumulator v pomnilnik podatkov.

3. Program za nadzor
a. BRN X Branch, če vrednost v akumulator negativen.
b. JMP X Skoči na določen naslov.

6. Shifting
a. SHR Shift enega bita registra v desno.
b. SHL Shift enega bita registra na levi.

5. Razno
a. STOJ Ostani no delovanje.
b. NOP št operacijo do naslednjega navodila.

Design uporablja Λltera Quαrtus II 7,2

Oprostite, toda morate prijavo na ogled te priloge

Last edited by yahootew3000 na 16. december 2007 11:44, edited 1 v času celotnega

yahootew3000

Joined: 20. avgust 2007
Posts: 26

16. december 2007 11:23 odprtih sredice za picoblaze

CPU @ RTL Design - Verilog (with complete documentation)

Eiffel.Z

Joined: 07 Dec 2007
Posts: 14
Lokacija: China

17. december 2007 10:32 preprost cpu verilog

yahootew3000
Oprostite, nimam dovolj točko za prenos datotek. tako da lahko naslov te datoteke z mano? Hvala lepa!
E-pošta: yikoulian2001 (at) 126.com

s spoštovanjem
Eiffel

master_picengineer

Joined: 03 Sep 2007
Posts: 1050
S pomočjo: 62

18. december 2007 10:01 rapidshare verilog RISC

Ja, to je preveč drago. Prosimo, delite ga z Rapid delež.
Hvala.

echo47

Joined: 07 Apr 2002
Posts: 4206
S pomočjo: 566

18. december 2007 10:14 kcpsm3.zip

Vse priponkami so kopirali prost pomočnik ogledalo približno enkrat na mesec, tako da bi moral čim prej zgodilo.
Potem si lahko brezplačno prenesete iz ogledala brez uporabe kakršne koli točk.

yahootew3000

Joined: 20. avgust 2007
Posts: 26

18. december 2007 16:47 cpu design enostavno uporabo verilog

master_picengineer wrote:

Ja, to je preveč drago. Prosimo, delite ga z Rapid delež.
Hvala.

Izberete lahko prenesete dokumentacijo namesto tega. Oznake so vključeni tudi. Verilog datoteke za vaše udobje

Dodano po 3 minutah:

Sem vključila winrar format je manjši po velikosti v primerjavi z WinZip formatu. Obe sta enaki.

RegUser_2

Joined: 24. december 2001
Posts: 235
S pomočjo: 2

24. december 2007 20:19 preprosto cpu v verilog

Za dodatne primere modelov za CPU FPGA, nekateri si oglejte opencores.org (RISC različnih modelov in popularni PIC in AVR CPU jedra, kar jih naredi zelo privlačne, saj razvoj programske opreme apartmaja že obstaja).

Potem se lahko nekateri tudi pogled na CIRCUIT izdelkih KLET (tj. vprašanje 116 marec 2000 Building RISC sistema v FPGA, kjer so vsi krvavo zgodbo o razvoju tako 16-bitni RISC in prilagajanju retrgetable LCC prevajalnik opisana in izvorno kodo je podana) .

Tako Xilinx in LATTICE zagotavljajo brezplačno optimizirana 8-bitni CPU jedra virov (PICOBLAZE in MACO8). PICOBLAZE opis so povsod mreže in je v teku PACOBLAZE projekt, ki dodaja različne perifery do jedra in česar je manj odvisna od prodajalca.

Eiffel.Z

Joined: 07 Dec 2007
Posts: 14
Lokacija: China

28. december 2007 7:03 verilog dokumentacija njemu in2

yahootew3000
Živjo, brat. Imam vprašanje, ko sem simulirati vaš koda, ki se mi. Moje orodij QII 5,0, in prenos ipcore RAM rezultat ni isti kot vaš navedene dokumente. Ko preberete RAM, RAM Podatki se lahko pojavijo pri naslednjem robu ure, je nekaj težav.
in sem se nanašajo na RAM Megafunction Priročnik za uporabo iz Altera Website. Dejanskega izvajanja dela, pa je kot svoj status simuliranje, kako dobiš dokument rezultat?

Johnson

Joined: 04 Oct 2004
Posts: 730
S pomočjo: 22

28. december 2007 16:27 16-bit picoblaze

"Both Xilinx and LATTICE provide free optimized 8-bit CPU cores sources (PICOBLAZE and MACO8). PICOBLAZE description are all over the net and there is ongoing PACOBLAZE project which adds various perifery to the core and makes it less vendor "

Ne dam glavni izvorno kodo, tako da ne morete narediti sprememb na njih.

8-bitni naslov je zelo kratek naslov prostora, ga lahko spremenite v 16-bitni?

Na kakšen procesor ta je zasnovan? Prav tako je RISC eno?

RegUser_2

Joined: 24. december 2001
Posts: 235
S pomočjo: 2

29. december 2007 0:59 kako oblikovati preprost procesor v verilog

Johnson je napisal:

"Obe Xilinx in LATTICE zagotavljajo brezplačno optimizirana 8-bitni CPU jedra virov (PICOBLAZE in MACO8). PICOBLAZE opis so povsod mreže in je v teku PACOBLAZE projekt, ki dodaja različne perifery do jedra pa je težko prodajalec"

Ne dam glavni izvorno kodo, tako da ne morete narediti sprememb na njih.

8-bitni naslov je zelo kratek naslov prostora, ga lahko spremenite v 16-bitni?

Na kakšen procesor ta je zasnovan? Prav tako je RISC eno?

Vsi so RISC, VSI jih vsebuje izvorne kode (optimizirana za družine FPGA)

PACOBLAZE je manj optimističen, vendar bolj univerzalne

http://bleyer.org/pacoblaze/

Johnson

Joined: 04 Oct 2004
Posts: 730
S pomočjo: 22

29. december 2007 8:23 cpu design z verilog

Kaj pa IDE in prevajalnik suuport? Je monter vključen?

jennifer ali Bakr

Joined: 27. januar 2006
Posts: 973
S pomočjo: 80

29. december 2007 9:35 nnarm monter

RegUser_2 wrote:

Johnson je napisal:

"Obe Xilinx in LATTICE zagotavljajo brezplačno optimizirana 8-bitni CPU jedra virov (PICOBLAZE in MACO8). PICOBLAZE opis so povsod mreže in je v teku PACOBLAZE projekt, ki dodaja različne perifery do jedra pa je težko prodajalec"

Ne dam glavni izvorno kodo, tako da ne morete narediti sprememb na njih.

8-bitni naslov je zelo kratek naslov prostora, ga lahko spremenite v 16-bitni?

Na kakšen procesor ta je zasnovan? Prav tako je RISC eno?

Vsi so RISC, VSI jih vsebuje izvorne kode (optimizirana za družine FPGA)

PACOBLAZE je manj optimističen, vendar bolj univerzalne

http://bleyer.org/pacoblaze/

tako da lahko najdem brez težav verilog kodo vir picoblaze na net ...?
ne samo diagrami ..!
imaš vse strani, ki jo uporabljajo že za to ...
hvala youuuuuu Very Happy

Very Happy

echo47

Joined: 07 Apr 2002
Posts: 4206
S pomočjo: 566

29. december 2007 10:37 kcpsm3.v

Verilog in VHDL izvorna koda za PicoBlaze je prenesete od lounge Xilinx PicoBlaze. Morda boste morali registrirati in prijaviti, vendar je brezplačna. Poiščite datoteke kcpsm3.v ali kcpsm3.vhd v arhivu ZIP.
http://www.xilinx.com/ipcenter/processor_central/picoblaze/member/
http://www.xilinx.com/ipcenter/processor_central/picoblaze/member/KCPSM3.zip

Vendar pa vsebuje veliko izvorne kode ustvaril primer Xilinx flop in primitivnih lut, zato ne pričakujte, da se enostavno razumeti ali enostaven za uporabo z non-Xilinx FPGA. Morda je bilo ročno kodirani ali prevedena iz nekaterih drugih jezikov.

Johnson

Joined: 04 Oct 2004
Posts: 730
S pomočjo: 22

29. december 2007 14:01 design preprost procesor verilog FPGA

echo47 wrote:

Verilog in VHDL izvorna koda za PicoBlaze je prenesete od lounge Xilinx PicoBlaze. Morda boste morali registrirati in prijaviti, vendar je brezplačna. Poiščite datoteke kcpsm3.v ali kcpsm3.vhd v arhivu ZIP.
http://www.xilinx.com/ipcenter/processor_central/picoblaze/member/
http://www.xilinx.com/ipcenter/processor_central/picoblaze/member/KCPSM3.zip

Vendar pa vsebuje veliko izvorne kode ustvaril primer Xilinx flop in primitivnih lut, zato ne pričakujte, da se enostavno razumeti ali enostaven za uporabo z non-Xilinx FPGA. Morda je bilo ročno kodirani ali prevedena iz nekaterih drugih jezikov.

Xilinx wesite ne dobite izvorne datoteke! Kaj lahko dobite je le sintetizirani netlist in ne morete spremeniti ali prilagodite!

echo47

Joined: 07 Apr 2002
Posts: 4206
S pomočjo: 566

29. december 2007 14:45 preproste zasnove procesorja v verilog

Ste poskusite prenesti datoteko in notri videti? Ena Xilinx spletna stran še pravi, "PicoBlaze za Spartan-3 design files zdaj vključuje vir Verilog in VHDL."

Kodeks je v lut / flop ravni, zato je težko razumeti, vendar avtorja pripombe reči, da je to naredil tako na namen.

Johnson

Joined: 04 Oct 2004
Posts: 730
S pomočjo: 22

29. december 2007 16:57 procesor RTL verilog kodo

Mi uporabljamo "izvorna koda" za oznake na visoki ravni in pred sintezo, ne "kode je v lut / flop ravni", ne morete EDIT IT!

Google
AdSense
Google Adsense

Google Adsense

29. december 2007 16:57 Oglasi

echo47

Joined: 07 Apr 2002
Posts: 4206
S pomočjo: 566

30. december 2007 15:11 rtl oblika z d register

Ljudje včasih napisati izvirno kodo na lut / flop ravni, čeprav je dolgočasno delo. V tem sporočilu, avtor PicoBlaze malo pojasnjuje, zakaj je to naredil tako, da:
http://forums.xilinx.com/xlnx/board/message?board.id=PicoBlaze&message.id=68&query.id=2313 # M68

Koda PicoBlaze je mogoče urejati, ampak to ne bi bilo kaj zabavno. V tem sporočilu, avtor predlaga, urejanje kode, da dodate funkcijo, vendar svetuje, da ne bo enostavno:
http://forums.xilinx.com/xlnx/board/message?board.id=PicoBlaze&message.id=23&query.id=2289 # M23

RegUser_2

Joined: 24. december 2001
Posts: 235
S pomočjo: 2

31. december 2007 10:11 mico32 navodil iz montaže

Lattice distribuira prost MICO8 in MICO32 RISC jedra verilog sourve kodo. MICO32 je visoko zmogljiva 32-bitni RISC sistem, ki je že dobil prenesenih v druge prodajalce na FPGA (Spartan 3). To je koda ni specifičen za vsak prodajalec FPGA, razen za posebne Lattice JTAG jedra. To izvaja wishbone notranje avtobus zaradi česar je enostavno vključiti druge odprte jeder. MICO32 so GCC prevajalnik za C, predvidenega za to je razvoj programske opreme

Obstajajo ARM kloni (nnARM) in OpenRISC (OR1200) jeder nekaterih lahko najdete na spletu.

Vse to na vrhu različnih jeder priljubljenih PIC in AVR 8-bit kloni, ki so na voljo na opencores.org mestu.

Johnson

Joined: 04 Oct 2004
Posts: 730
S pomočjo: 22

31. december 2007 15:31 rtl pristop v verilog

Ali obstaja enotno razvoju programske opreme in strojne opreme za okolje cpu Lattice jedro?

guoshaojun

Joined: 02 Jan 2008
Posts: 5

02 Jan 2008 13:32 verilog preprosto cpu

to je preveč drago. Prosimo, delite ga z Rapid delež.
Hvala.

echo47

Joined: 07 Apr 2002
Posts: 4206
S pomočjo: 566

02 Jan 2008 23:11 preprost procesor verilog projekta

Hi guoshaojun, če ste se nanašajo na RAR datoteke v prvo sporočilo, potem lahko kliknete "Free Mirror" povezav za nalaganje datotek brez uporabe kakršne koli točk.

Atena

Joined: 22. februar 2007
Posts: 98
S pomočjo: 5

03 Jan 2008 8:53 kcpsm3.v

yahootew3000 wrote:

Uvod v Oblikovanje CPU z RTL Approach.
To CPU je preprost 8-bitni procesor z 8-bitni naslov bus. Arhitektura temelji na akumulator, ki temeljijo design. Navodil, ki so razvrščene v nekaj kategorij, ki je prikazan kot spodaj:

1. Podatki manipulaciji
a. ADD X Dodajanje vrednosti v spomin na akumulator.
b. SUB X odštejemo vrednost v spomin na akumulator.
c. XOR X Exclusive-OR logična operacija vrednost v spomin na akumulator.
d. IN X izvaja in logična operacija vrednost v spomin na akumulator.
e. ADR Dodaj med registri.

2. Prenos podatkov
a. MVI Move takojšnje podatke iz registra.
b. MVD Premakni iz pomnilnika podatkov iz registra.
c. MOV Premikanje podatkov med registri.
d. LDA X Load pomnilnik podatkov akumulator.
e. STA X Vstavite akumulator v pomnilnik podatkov.

3. Program za nadzor
a. BRN X Branch, če vrednost v akumulator negativen.
b. JMP X Skoči na določen naslov.

6. Shifting
a. SHR Shift enega bita registra v desno.
b. SHL Shift enega bita registra na levi.

5. Razno
a. STOJ Ostani no delovanje.
b. NOP št operacijo do naslednjega navodila.

Design uporablja Λltera Quαrtus II 7,2

Ni ravno napaka, vendar mislim, da imate forgoten nekatere pomembne točke. Dovolite mi, da izpolni svoje podatkovni list, kolikor jaz lahko plz Najprej moramo omeniti tudi o Interrupt, na primer s preprostim predelovalec kot 85 smo lahko non-Maskirajući lep, kot TRAP (lahko določite v VHDL kot neskončno zanko brez EXIT navodila) in seveda Maskirajući lep neskončno zanko s pogojno izstopa navodila, prekinitev prednost je treba tudi upoštevati.
Drugič vas pristanišče omenjanje približno zastavo register, tako da lahko imamo pogojno navodila skok. V register se bodo zastava s kravato Acc ... itd.
Koncept izdelave CPU ali MPU je preprosto pojem uporabnika opredeljenih podatkovnih tipov, z vsakim vse navodilom pridemo (mogoče storiti z določiti: vrsto navodil is), se bo samodejno naredite eno ali skupina vnaprej oprede postopkov.
Ampak vseeno, vaš koncept je pravilen in od nje lahko naredimo enostavno CPU.

Vendar pa imam vprašanje, jaz pristanišče zadovoljni z mojo lastno odgovor do sedaj. Vemo, da z MPU (mikro procesor) menimo, 2 vrsti navodil: 1. 1 bajt pouk tako kot v 8085 smo MOV A, B in urnik za cikel ura je 4. In 2 Byte pouk kot MVI, # podatkov s 7 uro cikla. Moje vprašanje je: Zakaj z ins MVI, # podatki s seznama CLK cikel, ne 8 kot mnogokratnik 4? Ker zahteva opcode za MVI in MOV sta 1 bajt, kot ip podatkov.
Ali lahko vsak SYNOPSYS orodja, kot so Design Compiler ali najboljši čas rešiti to težavo? Če je odgovor da mi nekdo plz razloži podrobneje? Hvala vnaprej.

yahootew3000

Joined: 20. avgust 2007
Posts: 26

27. januar 2008 7:16 1 bajt premik register verilog

Eiffel.Z wrote:

yahootew3000
Živjo, brat. Imam vprašanje, ko sem simulirati vaš koda, ki se mi. Moje orodij QII 5,0, in prenos ipcore RAM rezultat ni isti kot vaš navedene dokumente. Ko preberete RAM, RAM podatkov, se lahko pojavijo pri naslednjem robu ure, je nekaj težav.
in sem se nanašajo na RAM Megafunction Priročnik za uporabo iz @ ltera Spletna stran. Dejanska delovna operacija je kot svoj status simuliranje, kako dobiš dokument rezultat?

Hi, i simulira z uporabo oznake QII 7.1. To ne povzroča nobenih težav z menoj. Dokumentacija vključen kode za vsak modul. I design enostavno CPU prek hierarhične tehniko. Morda lahko poskusite nabrati nekaj modulov in dal test, Chek, ali je isti kot moj.

Dodano po 3 minutah:

Atena wrote:

yahootew3000 wrote:

Uvod v Oblikovanje CPU z RTL Approach.
To CPU je preprost 8-bitni procesor z 8-bitni naslov bus. Arhitektura temelji na akumulator, ki temeljijo design. Navodil, ki so razvrščene v nekaj kategorij, ki je prikazan kot spodaj:

1. Podatki manipulaciji
a. ADD X Dodajanje vrednosti v spomin na akumulator.
b. SUB X odštejemo vrednost v spomin na akumulator.
c. XOR X Exclusive-OR logična operacija vrednost v spomin na akumulator.
d. IN X izvaja in logična operacija vrednost v spomin na akumulator.
e. ADR Dodaj med registri.

2. Prenos podatkov
a. MVI Move takojšnje podatke iz registra.
b. MVD Premakni iz pomnilnika podatkov iz registra.
c. MOV Premikanje podatkov med registri.
d. LDA X Vstavite pomnilnik podatkov akumulator.
e. STA X Vstavite akumulator v pomnilnik podatkov.

3. Program za nadzor
a. BRN X Branch, če vrednost v akumulator negativen.
b. JMP X Skoči na določen naslov.

6. Shifting
a. SHR Shift enega bita registra v desno.
b. SHL Shift enega bita registra na levi.

5. Razno
a. STOJ Ostani no delovanje.
b. NOP št operacijo do naslednjega navodila.

Design uporablja Λltera Quαrtus II 7,2

Ni ravno napaka, vendar mislim, da imate forgoten nekatere pomembne točke. Dovolite mi, da izpolni svoje podatkovni list, kolikor jaz lahko plz Najprej moramo omeniti tudi o Interrupt, na primer s preprostim predelovalec kot 85 smo lahko non-Maskirajući lep, kot TRAP (lahko določite v VHDL kot neskončno zanko brez EXIT navodila) in seveda Maskirajući lep neskončno zanko s pogojno izstopa navodila, prekinitev prednost je treba tudi upoštevati.
Drugič vas pristanišče omenjanje približno zastavo register, tako da lahko imamo pogojno navodila skok. V register se bodo zastava s kravato Acc ... itd.
Koncept izdelave CPU ali MPU je preprosto pojem uporabnika opredeljenih podatkovnih tipov, z vsakim vse navodilom pridemo (mogoče storiti z določiti: vrsto navodil is), se bo samodejno naredite eno ali skupina vnaprej oprede postopkov.
Ampak vseeno, vaš koncept je pravilen in od nje lahko naredimo enostavno CPU.

Vendar pa imam vprašanje, jaz pristanišče zadovoljni z mojo lastno odgovor do sedaj. Vemo, da z MPU (mikro procesor) menimo, 2 vrsti navodil: 1. 1 bajt pouk tako kot v 8085 smo MOV A, B in urnik za cikel ura je 4. In 2 Byte pouk kot MVI, # podatkov s 7 uro cikla. Moje vprašanje je: Zakaj z ins MVI, # podatki s seznama CLK cikel, ne 8 kot mnogokratnik 4? Ker zahteva opcode za MVI in MOV sta 1 bajt, kot ip podatkov.
Ali lahko vsak SYNOPSYS orodja, kot so Design Compiler ali najboljši čas rešiti to težavo? Če je odgovor da mi nekdo plz razloži podrobneje? Hvala vnaprej.

Živjo,
Mislim, da je samo moj design introduciton za oblikovanje CPU, speficically za začetnike. Ni tako zapleteno, kot 85. SO, je le najbolj temeljne samo operacijo. Lahko rečem, da je preprosto ISA (Instruction Set Architecture). Anywhere, hvala za vaš komentar.

ashok_rudra

Joined: 17. april 2007
Posts: 5

29. januar 2008 10:13 procesor enostavno oblikovanje z uporabo verilog

i nimajo dovolj točk, da prenesete
prosim mail me: ashok_rudra (at) yahoo.com

yahootew3000

Joined: 20. avgust 2007
Posts: 26

10. februar 2008 18:35 kaj je cpu RTL

kliknite na prostem ogledalo za prenos, je potrebno brez točk


	EDAboard.com Forum Index -> PLD, SPLD, GAL, CPLD, FPGA Design -> CPU @ RTL Design - Verilog (s celotno dokumentacijo)

Stran 1 od 1

All times are GMT 1 Hour

Podobne teme:
Na voljo: Podrobna RISC CPU IP Core Design Dokumentacija (2)
izvajanje plinovod cpu z verilog (3)
CPU Core RTL Preverjanje (9)
RTL verilog do izhoda (z sdf) netlist preverjanje pomoč (1)
(Izboljšanje Verilog) Priporočite CPU jedro z dobro doc & trsk (2)
Kako vstaviti skandirati zakaj DFF v ravni z RTL verilog? (6)
Popolna Intel Atom Cpu je sintetizirani na FPGA (5)
Rad bi verilog dokumentacije, ki doxygen verilog. (1)
Pretvarjanje verilog na RTL verilog NETLIST (7)
uvesti mi knjigo o cpu design s CPLD / FPGA (1)

Zloraba | | Administrator | | Moderatorji | | Podprite nas | | kazalo