sinhroni in asinhroni

EDAboard.com Forum Index -> PLD, SPLD, GAL, CPLD, FPGA Design -> sinhroni in asinhroni

Avtor

Message

s_vlsi

Joined: 16. maj 2006
Posts: 21

26. maj 2006 13:56 sinhroni in asinhroni

moči kdorkoli povej mi razliko med sinhrono in aynsynchronous ponastavite z verilog kodo?
reset, ki bi morali iti? Vprašanje

Thanks & Regards

Nazaj na vrh

sree205

Joined: 13. marec 2006
Posts: 421
S pomočjo: 30

27. maj 2006 8:40 sinhroni in asinhroni

Zakaj ne u brati knjigo o ponastavite z Clifford cummings? ta link je dokument o ponastavi, bo to pomagalo vaše razumevanje.

http://www.sunburst-design.com/papers/

Nazaj na vrh

louisnells

Joined: 08 smeti 2006
Posts: 212
S pomočjo: 13

27. maj 2006 13:27 Re: sinhroni in asinhroni

V enem sinhroni reset se dogaja samo takrat, ko ura je aktivna (bodisi v teku ali ve-ve bo impulz). torej: ste dal reset signal do roba vzorcev je ura.
Toda v asinhroni reset reset se zgodi v trenutku.

Nazaj na vrh

zainmirza

Joined: 24. december 2005
Posts: 134
S pomočjo: 32
Lokacija: Islamabad

27. maj 2006 19:11 sinhroni in asinhroni

plz tudi napisati abt prenosa in sicer Synchronous Asynchronous Transmission.

Nazaj na vrh

louisnells

Joined: 08 smeti 2006
Posts: 212
S pomočjo: 13

27. maj 2006 19:30 Re: sinhroni in asinhroni

Če pošiljanje je synchrounous bo nekatere referenčne signal (ura), ki omogoča vrstniki, vključenih v sporočilu korak v sozvočju. Povezava ICSP iz PIC programer, da LC je sinhrono, saj je sklicevanje na uro ICSP.
Pri asinhroni prenos ne bo treba vsak tak signal refernce. Na primer RS232 no ura signal na vse.

zainmirza wrote:

plz tudi napisati abt prenosa in sicer Synchronous Asynchronous Transmission.

Nazaj na vrh

dsocer

Joined: 04 Apr 2006
Posts: 11

29. maj 2006 4:45 Re: sinhroni in asinhroni

sinhrono: Vedno @ (posedge CLK)
začeti
if (rst == 0) ......
else ..............
konec

asinhroni: Vedno @ (posedge CLK ali rst negedge)

Mislim, da je bolje sinhrono v večini aplikacij.

Nazaj na vrh

sree205

Joined: 13. marec 2006
Posts: 421
S pomočjo: 30

30. maj 2006 12:36 sinhroni in asinhroni

Obložite pridobitve asinhroni vhod, tako da bi bilo sinhroniziranje brez metastability je dvakrat brisanje asinhroni vnos in uporabo rezultatov v drugem flop design.

Ista metoda se uporablja tudi za signal prehajanja od ene ure domene na drugega.

Nazaj na vrh

Google
AdSense
Google Adsense

30. maj 2006 12:36 Oglasi

Nazaj na vrh

shankarmit

Joined: 22 junij 2005
Posts: 188
S pomočjo: 8
Lokacija: Indija

30. maj 2006 14:13 Re: sinhroni in asinhroni

Asynchornous reset je ne glede na uro in obnovljena bo deloval ..

uporabo, če reset = 1, potem ..

elsif (zmeraj (at) ura) ..

V sinhroni reset .. samo, če ura je aktivna (postive ali negativnih) .. reset in bo deloval

if (alwy (at) clocl)
if (reset) ..

Žal nisem dober v verilog .. u pisati na ta način ..

S spoštovanjem
Shankar

Nazaj na vrh

eelinker

Joined: 12. februar 2006
Posts: 571
S pomočjo: 12
Lokacija: PERSIA

21. julij 2006 6:31 sinhroni in asinhroni

V imenu ---
diffrences so:
1) asynchronus nima uro in temelji na vrata takoj namesto flip-flop.
2) asynchronus ni podprta z orodji CAD, zato je ni pametno oblikovati asinhrona.
3) Za več informacij o načrtovanju asinhronih nanašajo na ASCnotes.pdf v spletu.
s spoštovanjem

Nazaj na vrh

vcnvcc

Joined: 21. julij 2006
Posts: 88
S pomočjo: 1

21. julij 2006 9:21 Re: sinhroni in asinhroni

nekaj točk abt reset Harmonizovati. in asinhron

1. Asynch reset je hitro primerjati za sinhronizacijo, traja manj strojne opreme, porabi manj energije, vendar
obstajajo možnosti za časovno kršitve za ponastavitev asinhron.

Nazaj na vrh

bansalr

Joined: 22. december 2005
Posts: 158
S pomočjo: 13

21. julij 2006 10:19 Re: sinhroni in asinhroni

Plz pojdite na spodnjo povezavo, da bi imeli več razpravo o asinhron vs sinhronizacijo

http://www.deepchip.com/items/0396-01.html

Nazaj na vrh

kaustubhkhole

Joined: 21. januar 2006
Posts: 102

23. julij 2006 18:34 sinhroni in asinhroni

Ure in ure, ne!
to je najpreprostejši ..... def

Nazaj na vrh

Hajtama

Joined: 06 Jun 2004
Posts: 225
S pomočjo: 14
Lokacija: Egipt

23. julij 2006 21:53 Re: sinhroni in asinhroni

Živjo
Synchronous reset pomeni, da vzorec prikrivati z uro roba (bodisi pos ali neg)
Medtem ko Asynchronous reset pomeni, da ponastavite, ko kdaj reset pogoj je aktiven.
Pomembno vprašanje asynchrounous ponastavi je, da je treba odstraniti e synchrnously iz modula vhodnih reset in to se šteje kot vprašanje sistemske integracije.

naslednji Verilog je pravilna

Citat:

sinhrono: Vedno @ (posedge CLK)
začeti
if (rst == 0) ......
else ..............
konec

asinhroni: Vedno @ (posedge CLK ali rst negedge)

Za digitalne design IC, vedno uporabite asynchrnous reset

Za sinhrono prenos pomeni, da je ura Signal se prenese s podatki pa asinhroni eno uro pomeni, da ni na vseh info.

V asynchrnous prenos, ura je ponovno ekstrahira FOM podatkov z uporabo CDR vezja (ura-novice regres) in se nato podatki sinhronizira z uro iz področja uporabe sprejemnika 2 FF, najmanj

Hvala

Nazaj na vrh