kaj je razlika med # 1 <= b in a <= 1 # b

EDAboard.com Forum Index -> Osnovni Metodologije Design & Tools (Digital) -> kaj je razlika med # 1 <= b in a <= 1 # b

Avtor

Message

tigerajs

Joined: 08 Feb 2006
Posts: 30

20. februar 2006 3:17 kaj je razlika med # 1 <= b in a <= 1 # b

plz pomoč mi

Nazaj na vrh

aravind

Joined: 29 junij 2004
Posts: 619
S pomočjo: 23
Lokacija: Indija

20. februar 2006 3:40 kaj je razlika med # 1 <= b in a <= 1 # b

je palec pravilo u ne smete uporabljati = # 5 b;
u lahko uporabite # 5 = b;
ker je blokiranje izjavo.
1.it bloki b vrednost za 5 sekund in mi ga
2.a b = vrednost, se zgodi po 5 secs.

simillary za zavrnitev njegove izjave blokiranje obratno
u mora slediti <= # 5b
ker je navada blok ustrezne izjave

Nazaj na vrh

jarodz

Joined: 12. marec 2005
Posts: 100
S pomočjo: 14

20. februar 2006 6:43 kaj je razlika med # 1 <= b in a <= 1 # b

A. # 5 = b, po 5 časovno enoto, simulator izvedbo dodeli vrednost b do a.
B. = # 5 b, ko se simulator izvaja to izjavo,
ohraniti sedanje vrednosti b, nato pa to prenesti keeped vrednost po 5 časovno enoto.
To je isto s "<=".

S spoštovanjem,
Jarod

Nazaj na vrh

nand_gates

Joined: 19. julij 2004
Posts: 908
S pomočjo: 120

20. februar 2006 8:32 Re: kaj je razlika med # 1 <= b in a <= 1 # b

To so načini en model prometa zamudo in inercialna zamude pri verilog simulator.
Če ur so seznanjeni z VHDL boš dobil to!
Jaz sem ob predpostavki, časovnem okviru, kakor 1ns
# 1 <= b / / To bo zamuda prometne modele b pojavi pri "" po 1 ns
<= # 1 b / / To modele inercija odlašanja "" sledi "b" po 1 ns zamude pri additin k tej
vsak utrip <1ns bo dobil izločijo na ' "

Plaese glejte spodnjo povezavo za VHDL!
http://www.gmvhdl.com/delay.htm

Nazaj na vrh

novise

Joined: 14. februar 2006
Posts: 12

20. februar 2006 16:38 Re: kaj je razlika med # 1 <= b in a <= 1 # b

ko # 1a <= b se uporablja b (t) je dodeljena v času t 1, na drugi strani, ko je <= # 1b uporabljajo b (t 1), se dodeli ob času t 1

Nazaj na vrh

rsjgs

Joined: 14. februar 2006
Posts: 10

26. februar 2006 19:37 Re: kaj je razlika med # 1 <= b in a <= 1 # b

razlika je, da v prvem primeru oceni RHS poteka takoj, ampak assigment po 1 ns. V drugem primeru oceni sama opraviti po 1 ns

Nazaj na vrh

darylz

Joined: 24. marec 2005
Posts: 132
S pomočjo: 4

27. februar 2006 3:21 kaj je razlika med # 1 <= b in a <= 1 # b

nand_gates je dejal, da je citat!

Nazaj na vrh

bracketx

Joined: 11. januar 2006
Posts: 12

28. februar 2006 13:20 kaj je razlika med # 1 <= b in a <= 1 # b

hehe, torej 'nekaj obrazložitev.

Nazaj na vrh

positive_edge

Joined: 13. februar 2006
Posts: 6

01 Mar 2006 20:12 Re: kaj je razlika med # 1 <= b in a <= 1 # b

1)

# 1 <= b

Ocena naloge zamuja s časovno kontrolo.
RHS izraz je ovrednoten.
Odstop je načrtovan tj <--- b (t 1)

2) <= 1 # b

RHS izraz je ovrednoten.
Prenos je z zamudo in časovni okvir za nadzor je predviden ob koncu čakalne vrste.
Flow nadaljuje.
<- b ob simulacija času t 1

Nazaj na vrh

AlexWan

Joined: 26. december 2003
Posts: 305
S pomočjo: 6

02 Mar 2006 9:44 Re: kaj je razlika med # 1 <= b in a <= 1 # b

1 # N <= b
Dodajanje zamude na levi je pomanjkljiv, ročno-side (LHS) of nonblocking nalog za model večkombinacijskih logike.

Code:

modul adder_t2 (co, vsota, a, b, ci);
output co;
izhod [3:0] vsota;
input [3:0], b;
input ci;

reg co;
reg [3:0] vsota;

Vedno @ (ali b ali ci)
# 12 (co, vsota) <= a b ci;
endmodule

Če vnos sprememb, v času 15, nato pa če, b in surovine ci vse spremeni v naslednjem 9ns, bodo rezultati posodobljena z najnovejšimi vrednote, b in ci. To modeliranje slogu dovoljen vnos ci da širi vrednost zneska in izvajanje rezultatov po samo 3ns namesto zahtevanih 12ns zamudo.

Torej ne dajejo zamude LHS of nonblocking nalog za model večkombinacijskih logike. To je slab stil kodiranja.

Vsi fantje se lahko dobite več inforamtion podrobnosti iz Clifford E. dokumentov Cummings. [/ Code]

Nazaj na vrh

Weng

Joined: 13. januar 2006
Posts: 32

03 Mar 2006 20:01 Re: kaj je razlika med # 1 <= b in a <= 1 # b

Ali ti blokira in nonblocking dodelitev odražajo dejanskega stika?

Ali lahko kdorkoli code primer?

Nazaj na vrh

Vonn

Joined: 06 Oct 2002
Posts: 254
S pomočjo: 2

06 Mar 2006 2:25 Re: kaj je razlika med # 1 <= b in a <= 1 # b

pazite, da se ... Tukaj je primer:

če pišete v vašem procesu:

= 1;
b =;
c = b;
so Blokiranje prenosa = b = c = 1 in nastali vezje bo 3 odbojnikov povezan z medsebojno

--- 1 [pufra ]---> --- [pufer ]---> b --- [buffer ]---> c

če pa pišete to using non-blokiranje

<= 1;
b <=;
c <= b;

to je Nonblocking nalogo, da pomeni:
= 1
b = stara vrednost
c = stara vrednost b

in dejansko vezje bo f / f namesto pufrov

--- 1 [f / f ]---> --- [f / f ]---> b --- [f / f ]---> c

Nazaj na vrh

yuenkit

Joined: 20. januar 2005
Posts: 110
S pomočjo: 5

10. marec 2006 10:21 Re: kaj je razlika med # 1 <= b in a <= 1 # b

prevoz zamudo in inercialna zamudo

Nazaj na vrh

Weng

Joined: 13. januar 2006
Posts: 32

14. marec 2006 3:41 Re: kaj je razlika med # 1 <= b in a <= 1 # b

Citat:

Ali ti blokira in nonblocking dodelitev odražajo dejanskega stika?

Ali lahko kdorkoli code primer?

Žal mi je, da jaz ne bi moje vprašanje jasno.

Kaj sem hotel vprašati, ali ti blokira in nonblocking naloge z zamudami odražajo dejanskega tokokroga. Kako zamude pri obeh nalogah sintetizirali v vezje?

Nazaj na vrh

Google
AdSense
Google Adsense

14. marec 2006 3:41 Oglasi

Nazaj na vrh

shiv_emf

Joined: 31. avgust 2005
Posts: 641
S pomočjo: 16

09 Sep 2006 18:18 kaj je razlika med # 1 <= b in a <= 1 # b

Vonn je dal lep primer! moči jaz raba to za oblikovanje taktom? /

Nazaj na vrh

archillios

Joined: 29 junij 2005
Posts: 97
S pomočjo: 4

12. september 2006 16:53 Re: kaj je razlika med # 1 <= b in a <= 1 # b

AlexWan je prav, da je slabo kodiranje slog, kadar se uporablja v večkombinacijske logiki modeliranje. Hvala Alex!
Glej spodnjo kodo:

/ *
slabo kodiranje slog primer
* /
modul adder_t2 (co, vsota, a, b, ci);
output co;
izhod [3:0] vsota;
input [3:0], b;
input ci;

reg co;
reg [3:0] vsota;

Vedno @ (ali b ali ci)
# 12 (co, vsota) <= a b ci; / / bad non-blok dodelitev zamudo kodiranje slog
endmodule
modul TB;
reg [3:0], b;
reg ci;
žice [3:0] vsota;
wire co;
adder_t2 DUT (. co (co). vsota (vsota). (a). b (b). ci (ci));
začetni
začeti
# 0 (a, b, ci) = (4'h1, 4'h1, 1'h0);
# 50;
# 11 (a, b, ci) = (4'h2, 4'h5, 1'h1);
# 5 (a, b, ci) = (4'he, 4'h0, 1'h1);
# 9 (a, b, ci) = (4'h5, 4'h1, 1'h0);
# 50;
$ izpis ( "noč");
$ stop;

konec
endmodule
/////////////////////////////////////////
nepričakovanega vedenja bodo videli.

po a / b / ci se spremeni, (co, vsota) <= a b ci, bo predvidoma ob 12. časovno enoto pozneje, preden je prišel čas, vsaka sprememba a / b / ci bo učinek ( co, vsota), tako da zamuda ni # 12.

Nazaj na vrh